JP2002182898A - 積算値及び周期関数の生成方法及び回路 - Google Patents
積算値及び周期関数の生成方法及び回路Info
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Abstract
(57)【要約】
【課題】 誤差を最小限に抑えつつ、位相の連続性を維
持した周期関数を生成することが可能な周期関数の生成
方法及び周期関数生成回路を提供すること。 【解決手段】 デジタル回路で単位値ｕを積算して積算
値Σｕを生成する際に、ｕ＝Ａ＋Ｃ／Ｂ（Ｂ＞Ｃ）であ
る値Ａ、Ｂ及びＣを定め、積算値ΣＡ及びΣＣを生成す
ると共に、積算値ΣＣと値Ｂの比較結果に応じて積算値
ΣＡを修正し、修正した積算値ΣＡを積算値Σｕとす
る。
持した周期関数を生成することが可能な周期関数の生成
方法及び周期関数生成回路を提供すること。 【解決手段】 デジタル回路で単位値ｕを積算して積算
値Σｕを生成する際に、ｕ＝Ａ＋Ｃ／Ｂ（Ｂ＞Ｃ）であ
る値Ａ、Ｂ及びＣを定め、積算値ΣＡ及びΣＣを生成す
ると共に、積算値ΣＣと値Ｂの比較結果に応じて積算値
ΣＡを修正し、修正した積算値ΣＡを積算値Σｕとす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル信号を用
いて周期関数を生成する技術に関し、特に、関数テーブ
ルを用いて周期関数を生成する技術に関する。このよう
な技術は、例えば映像、音声及び通信信号処理の分野で
用いられている。
いて周期関数を生成する技術に関し、特に、関数テーブ
ルを用いて周期関数を生成する技術に関する。このよう
な技術は、例えば映像、音声及び通信信号処理の分野で
用いられている。
【０００２】
【従来の技術】関数テーブルを用いて周期関数を生成す
る従来技術には、例えば、特公平7-43620号公報や特開2
000-215029号公報等が存在する。これらの従来技術は基
本的には図１０のような構成であり、レジスタに設定し
た基準値の加算を繰り返し、加算値について関数テーブ
ルを参照して、該当する値を周期関数の値とする点につ
いては変わらない。
る従来技術には、例えば、特公平7-43620号公報や特開2
000-215029号公報等が存在する。これらの従来技術は基
本的には図１０のような構成であり、レジスタに設定し
た基準値の加算を繰り返し、加算値について関数テーブ
ルを参照して、該当する値を周期関数の値とする点につ
いては変わらない。
【０００３】図１０を参照して従来の周期関数生成回路
の動作を説明する。最初にレジスタに１クロック当たり
の進行角の値を設定する。この値と、アキュムレータに
現に格納されている値とを加算器で加算し、得られる値
を再びアキュムレータに格納する。レジスタの値とアキ
ュムレータの値との加算を繰り返して関数テーブルのア
ドレスを次々に生成する。生成したアドレスに基づいて
関数ロムから該当する振幅値を得る。このようにして、
図１１のような周期関数を生成している。
の動作を説明する。最初にレジスタに１クロック当たり
の進行角の値を設定する。この値と、アキュムレータに
現に格納されている値とを加算器で加算し、得られる値
を再びアキュムレータに格納する。レジスタの値とアキ
ュムレータの値との加算を繰り返して関数テーブルのア
ドレスを次々に生成する。生成したアドレスに基づいて
関数ロムから該当する振幅値を得る。このようにして、
図１１のような周期関数を生成している。
【０００４】
【発明が解決しようとする課題】このような従来の周期
関数生成回路によれば、１クロック当たりの進行角に小
数値を持つ場合に切り捨てが生じ、徐々に誤差が蓄積す
ることになる。特に、進行角が循環小数値を持つ場合、
加算する値に誤差が含まれているために、加算器の演算
精度と関係なく必ず誤差が蓄積されてしまうという問題
がある。このような誤差の生成過程を図１２に示す。所
望の周期関数（点線）と実際に生成される周期関数（実
線）に位相ずれが生じる結果、位相差が蓄積していくこ
とを示している。
関数生成回路によれば、１クロック当たりの進行角に小
数値を持つ場合に切り捨てが生じ、徐々に誤差が蓄積す
ることになる。特に、進行角が循環小数値を持つ場合、
加算する値に誤差が含まれているために、加算器の演算
精度と関係なく必ず誤差が蓄積されてしまうという問題
がある。このような誤差の生成過程を図１２に示す。所
望の周期関数（点線）と実際に生成される周期関数（実
線）に位相ずれが生じる結果、位相差が蓄積していくこ
とを示している。
【０００５】発生する誤差を一定の範囲に抑えるため、
蓄積誤差の許容値を定め、蓄積誤差が許容値を超えない
範囲でアキュムレータをリセットし、アキュムレータの
値をゼロに戻す処理を行うのが従来の一般的な手法であ
る。このような手法により蓄積誤差を修正したときの模
様を図１３に示す。位相差が許容値に達すると、アキュ
ムレータがリセットされるのでリセット直後の誤差がゼ
ロになっているが、生成される周期関数の位相はリセッ
トの前後で非連続になっている点に注意されたい。
蓄積誤差の許容値を定め、蓄積誤差が許容値を超えない
範囲でアキュムレータをリセットし、アキュムレータの
値をゼロに戻す処理を行うのが従来の一般的な手法であ
る。このような手法により蓄積誤差を修正したときの模
様を図１３に示す。位相差が許容値に達すると、アキュ
ムレータがリセットされるのでリセット直後の誤差がゼ
ロになっているが、生成される周期関数の位相はリセッ
トの前後で非連続になっている点に注意されたい。
【０００６】他方、最近のデジタル回路システムは、そ
の位相特性において長時間に渡る厳格な位相管理を要求
されることも珍しくないが、上述のアキュムレータを強
制リセットする方法では、位相の連続性が維持できない
問題が生じてしまう。
の位相特性において長時間に渡る厳格な位相管理を要求
されることも珍しくないが、上述のアキュムレータを強
制リセットする方法では、位相の連続性が維持できない
問題が生じてしまう。
【０００７】このような状況に鑑み、本発明が解決しよ
うとする課題は、誤差を最小限に抑えつつ、位相の連続
性を維持した周期関数を生成することが可能な周期関数
の生成方法及び周期関数生成回路を提供することであ
る。
うとする課題は、誤差を最小限に抑えつつ、位相の連続
性を維持した周期関数を生成することが可能な周期関数
の生成方法及び周期関数生成回路を提供することであ
る。
【０００８】
【課題を解決するための手段】本発明は、関数テーブル
を用いて周期関数を生成する実アドレス演算部に加え
て、誤差の演算と加算値の微調整を行う誤差演算部を周
期関数生成回路に設けることを特徴とする。
を用いて周期関数を生成する実アドレス演算部に加え
て、誤差の演算と加算値の微調整を行う誤差演算部を周
期関数生成回路に設けることを特徴とする。
【０００９】整数のみでは表現できない基準値であって
も、整数部分と小数部分に分けて、小数部分を分数形式
で表現することにより、小数値誤差を別に積算する。積
算した誤差が整数になる場合、その値を用いて整数部分
を修正する。これにより、誤差を蓄積することなく周期
関数を生成することが可能となる。
も、整数部分と小数部分に分けて、小数部分を分数形式
で表現することにより、小数値誤差を別に積算する。積
算した誤差が整数になる場合、その値を用いて整数部分
を修正する。これにより、誤差を蓄積することなく周期
関数を生成することが可能となる。
【００１０】本発明は次のような積算値及び周期関数の
生成方法を提供する。
生成方法を提供する。
【００１１】即ち、本発明は、デジタル回路で単位値ｕ
を積算して積算値Σｕを生成する方法において、ｕ＝Ａ
＋Ｃ／Ｂ（Ｂ＞Ｃ）である値Ａ、Ｂ及びＣを定め、積算
値ΣＡ及びΣＣを生成すると共に、積算値ΣＣと値Ｂの
比較結果に応じて積算値ΣＡを修正し、修正した積算値
ΣＡを積算値Σｕとすることを特徴とする積算値生成方
法を提供する。
を積算して積算値Σｕを生成する方法において、ｕ＝Ａ
＋Ｃ／Ｂ（Ｂ＞Ｃ）である値Ａ、Ｂ及びＣを定め、積算
値ΣＡ及びΣＣを生成すると共に、積算値ΣＣと値Ｂの
比較結果に応じて積算値ΣＡを修正し、修正した積算値
ΣＡを積算値Σｕとすることを特徴とする積算値生成方
法を提供する。
【００１２】このような方法によれば、積算値Σｕを生
成する際に、循環演算によって誤差を生じない部分
（Ａ）と生じなる部分（Ｃ／Ｂ）とに分けて循環演算を
行うことができるので、循環演算に伴って発生する蓄積
誤差の影響を最小限に止めながら積算値を生成すること
ができる。
成する際に、循環演算によって誤差を生じない部分
（Ａ）と生じなる部分（Ｃ／Ｂ）とに分けて循環演算を
行うことができるので、循環演算に伴って発生する蓄積
誤差の影響を最小限に止めながら積算値を生成すること
ができる。
【００１３】積算値ΣＣと値Ｂの比較結果がΣＣ≧Ｂの
とき、積算値ΣＡを修正すると共に、積算値ΣＣからＢ
を減算してもよい。このようにすることにより、積算値
ΣＡの修正が不完全であっても、以後に生成される積算
値ΣＣに修正されていない分の誤差を含めることができ
る。
とき、積算値ΣＡを修正すると共に、積算値ΣＣからＢ
を減算してもよい。このようにすることにより、積算値
ΣＡの修正が不完全であっても、以後に生成される積算
値ΣＣに修正されていない分の誤差を含めることができ
る。
【００１４】また、積算値ΣＣと値Ｂの比較結果がΣＣ
≧ＮＢ（Ｎは自然数）のとき、積算値ΣＡを修正すると
共に、積算値ΣＣからＮＢを減算することとしてもよ
い。こうすることにより、誤差を修正する頻度を下げる
ことができる。
≧ＮＢ（Ｎは自然数）のとき、積算値ΣＡを修正すると
共に、積算値ΣＣからＮＢを減算することとしてもよ
い。こうすることにより、誤差を修正する頻度を下げる
ことができる。
【００１５】このような積算値生成方法の好適な応用例
としては、デジタル回路で単位進行角を積算して積算進
行角を求め、積算進行角に対応する振幅を予め定められ
た関数テーブルを参照して求めることにより周期関数を
生成する周期関数の生成方法において、上述の積算値生
成方法を用いて進行角を求める周期関数生成方法があ
る。
としては、デジタル回路で単位進行角を積算して積算進
行角を求め、積算進行角に対応する振幅を予め定められ
た関数テーブルを参照して求めることにより周期関数を
生成する周期関数の生成方法において、上述の積算値生
成方法を用いて進行角を求める周期関数生成方法があ
る。
【００１６】更に、本発明は、次のような積算値生成回
路及び周期関数生成回路を提供する。
路及び周期関数生成回路を提供する。
【００１７】即ち、本発明は、単位値ｕを積算して積算
値Σｕを生成するデジタル回路において、ｕ＝Ａ＋Ｃ／
Ｂ（Ｂ＞Ｃ）である値Ａ、Ｂ及びＣを格納する第１、第
２及び第３のレジスタと、積算値ΣＡを生成する第一の
循環演算回路と、積算値ΣＣを生成する第二の循環演算
回路と、積算値ΣＣと値Ｂの差を生成する減算器と、減
算器の出力に応じて積算値ΣＡを修正する回路とを備
え、積算値ΣＡを積算値Σｕとして出力することを特徴
とする積算値生成回路を提供する。
値Σｕを生成するデジタル回路において、ｕ＝Ａ＋Ｃ／
Ｂ（Ｂ＞Ｃ）である値Ａ、Ｂ及びＣを格納する第１、第
２及び第３のレジスタと、積算値ΣＡを生成する第一の
循環演算回路と、積算値ΣＣを生成する第二の循環演算
回路と、積算値ΣＣと値Ｂの差を生成する減算器と、減
算器の出力に応じて積算値ΣＡを修正する回路とを備
え、積算値ΣＡを積算値Σｕとして出力することを特徴
とする積算値生成回路を提供する。
【００１８】例えば、第一の循環演算回路は、第一のレ
ジスタと、アキュムレータと、第一のレジスタ及びアキ
ュムレータに格納されている値を加算する加算器を備え
る。
ジスタと、アキュムレータと、第一のレジスタ及びアキ
ュムレータに格納されている値を加算する加算器を備え
る。
【００１９】このとき、積算値ΣＣと値Ｂの比較結果が
ΣＣ≧Ｂのとき、加算器に対し、出力値に＋１する指示
を与える信号を入力する手段を備えることとしてよい。
ΣＣ≧Ｂのとき、加算器に対し、出力値に＋１する指示
を与える信号を入力する手段を備えることとしてよい。
【００２０】また、第一のレジスタに格納された値と、
予め定められた値とを加減算する回路と、減算器の出力
に応じて、第一のレジスタに格納された値及び加算器の
出力のいずれか一方を選択して加算器に出力するセレク
タとを備えることとしてもよい。
予め定められた値とを加減算する回路と、減算器の出力
に応じて、第一のレジスタに格納された値及び加算器の
出力のいずれか一方を選択して加算器に出力するセレク
タとを備えることとしてもよい。
【００２１】更にまた、第一のレジスタに格納された値
に対して予め定められた値を加減算した値を格納する第
三のレジスタと、減算器の出力に応じて、第一及び第三
のレジスタに格納された値のうちいずれか一方を選択し
て加算器に出力するセレクタとを備えることとしてもよ
い。
に対して予め定められた値を加減算した値を格納する第
三のレジスタと、減算器の出力に応じて、第一及び第三
のレジスタに格納された値のうちいずれか一方を選択し
て加算器に出力するセレクタとを備えることとしてもよ
い。
【００２２】このような積算値生成回路は、例えば、単
位進行角を積算して積算進行角を求め、積算進行角に対
応する振幅を予め定められた関数テーブルを参照して求
めることにより周期関数を生成する周期関数生成回路
が、積算進行角を生成するために用いられる。
位進行角を積算して積算進行角を求め、積算進行角に対
応する振幅を予め定められた関数テーブルを参照して求
めることにより周期関数を生成する周期関数生成回路
が、積算進行角を生成するために用いられる。
【００２３】
【発明の実施の形態】本発明の基本的な概念について、
第一の実施の形態である周期関数生成回路１００を例に
挙げて説明する。図１を参照すると、周期関数生成回路
１００は実アドレス演算部１１０、誤差演算部１２０及
び関数テーブル１を備える。
第一の実施の形態である周期関数生成回路１００を例に
挙げて説明する。図１を参照すると、周期関数生成回路
１００は実アドレス演算部１１０、誤差演算部１２０及
び関数テーブル１を備える。
【００２４】実アドレス演算部１１０は、レジスタ２、
加算器３、アキュムレータ４及び関数テーブル１を備え
る。実アドレス演算部１１０は予め定められた単位とな
る進行角（以下、単位進行角と呼ぶ）を積算した進行角
（以下、積算進行角と呼ぶ）を生成し、関数テーブル１
を参照してこの進行角に対応する振幅値を得る。
加算器３、アキュムレータ４及び関数テーブル１を備え
る。実アドレス演算部１１０は予め定められた単位とな
る進行角（以下、単位進行角と呼ぶ）を積算した進行角
（以下、積算進行角と呼ぶ）を生成し、関数テーブル１
を参照してこの進行角に対応する振幅値を得る。
【００２５】誤差演算部１２０は、レジスタ２が切り捨
てる値（小数値、分数値）を蓄積演算し、蓄積誤差が整
数値になると、加算値の変更を指示する信号（以下、誤
差修正信号と呼ぶ）を実アドレス演算部１１０に送出す
る。例えば、周期関数生成回路１００の場合、蓄積誤差
が１に達しない間はレジスタ２とアキュムレータ４に格
納されている値を加算するが、蓄積誤差が１に達すると
これらの値に更に１を加算する。
てる値（小数値、分数値）を蓄積演算し、蓄積誤差が整
数値になると、加算値の変更を指示する信号（以下、誤
差修正信号と呼ぶ）を実アドレス演算部１１０に送出す
る。例えば、周期関数生成回路１００の場合、蓄積誤差
が１に達しない間はレジスタ２とアキュムレータ４に格
納されている値を加算するが、蓄積誤差が１に達すると
これらの値に更に１を加算する。
【００２６】このような構成により、積算進行角は、蓄
積誤差が整数値に達する度毎に修正されることになる。
従って、周期関数を生成する際に発生する誤差を、レジ
スタ２で表現可能な最小ビット値以内に抑えながら周期
関数を生成することができる。
積誤差が整数値に達する度毎に修正されることになる。
従って、周期関数を生成する際に発生する誤差を、レジ
スタ２で表現可能な最小ビット値以内に抑えながら周期
関数を生成することができる。
【００２７】次に、本発明の実施の形態について詳しく
説明する。
説明する。
【００２８】（１）第一の実施の形態 既に述べたように、第一の実施の形態である周期関数生
成回路１００は、実アドレス演算部１１０、誤差演算部
１２０及び関数テーブル１を備える。これらのうち、実
アドレス演算部１１０では、１クロック毎に、レジスタ
２とアキュムレータ４の値を加算器３で加算する。その
結果はアキュムレータ４に保存される一方、関数テーブ
ル１中のアドレスとして対応する振幅値を選択するため
に用いられる。このようにして進行角に対する振幅値を
１クロック毎に生成することにより周期関数を生成す
る。このような周期関数の生成方法については当業者に
とってよく知られている。
成回路１００は、実アドレス演算部１１０、誤差演算部
１２０及び関数テーブル１を備える。これらのうち、実
アドレス演算部１１０では、１クロック毎に、レジスタ
２とアキュムレータ４の値を加算器３で加算する。その
結果はアキュムレータ４に保存される一方、関数テーブ
ル１中のアドレスとして対応する振幅値を選択するため
に用いられる。このようにして進行角に対する振幅値を
１クロック毎に生成することにより周期関数を生成す
る。このような周期関数の生成方法については当業者に
とってよく知られている。
【００２９】このような実アドレス演算部１１０による
循環演算処理に対して、本発明により新たに設けられた
誤差演算部１２０は、誤差が一定値以上に達する毎に修
正値を供給する。この修正値は循環演算処理を受けてい
るデータを修正する。そのため、誤差の蓄積を回避する
ことができる。
循環演算処理に対して、本発明により新たに設けられた
誤差演算部１２０は、誤差が一定値以上に達する毎に修
正値を供給する。この修正値は循環演算処理を受けてい
るデータを修正する。そのため、誤差の蓄積を回避する
ことができる。
【００３０】更に図２及び３を参照して誤差演算部１２
０の動作を説明する。
０の動作を説明する。
【００３１】まず、単位進行角のうち、１未満の成分を
分数で表し、その分母をレジスタ５に設定し、分子をレ
ジスタ７に設定する。また、アキュムレータ１０をリセ
ットする（ステップＳ１）。図３に示したクロック毎の
各出力値は、レジスタ５に設定する値ＢをＢ＝３４と
し、レジスタ７に設定する値ＣをＣ＝５として算出して
いる。尚、クロック信号の上に記された数字は説明の便
宜上付された番号であり、以後、クロック信号の立ち上
がりをそれぞれ第０タイミング、第１タイミング、第２
タイミング…と記す。
分数で表し、その分母をレジスタ５に設定し、分子をレ
ジスタ７に設定する。また、アキュムレータ１０をリセ
ットする（ステップＳ１）。図３に示したクロック毎の
各出力値は、レジスタ５に設定する値ＢをＢ＝３４と
し、レジスタ７に設定する値ＣをＣ＝５として算出して
いる。尚、クロック信号の上に記された数字は説明の便
宜上付された番号であり、以後、クロック信号の立ち上
がりをそれぞれ第０タイミング、第１タイミング、第２
タイミング…と記す。
【００３２】次に、加算器８は、レジスタ７及びアキュ
ムレータ１０の値を加算する（ステップＳ２）。図３の
第１クロックでは、レジスタ７の値は５であり、アキュ
ムレータ１０の値は０であるので、加算器８は０＋５＝
５を出力する。
ムレータ１０の値を加算する（ステップＳ２）。図３の
第１クロックでは、レジスタ７の値は５であり、アキュ
ムレータ１０の値は０であるので、加算器８は０＋５＝
５を出力する。
【００３３】他方、減算器６は、加算器８の出力からレ
ジスタ５の値を減算する（ステップＳ３）。図３の第１
クロックでは、加算器８の出力は５であり、レジスタ５
の値は３４なので、減算器６は５−３４＝−２９を出力
する。
ジスタ５の値を減算する（ステップＳ３）。図３の第１
クロックでは、加算器８の出力は５であり、レジスタ５
の値は３４なので、減算器６は５−３４＝−２９を出力
する。
【００３４】ステップＳ３の結果、減算器６の出力が負
の場合、セレクタ９は、加算器８の出力をアキュムレー
タ１０に保存する（ステップＳ４、５）。このとき、イ
ンバータ１１は、実アドレス演算部１１０に対して０を
出力し、誤差修正信号を出力しない。
の場合、セレクタ９は、加算器８の出力をアキュムレー
タ１０に保存する（ステップＳ４、５）。このとき、イ
ンバータ１１は、実アドレス演算部１１０に対して０を
出力し、誤差修正信号を出力しない。
【００３５】ひとつのクロックタイミングでステップＳ
１〜Ｓ５のループ動作が１回実行される。ステップＳ４
にて減算器６の出力が正と判定されるまで、このループ
動作は繰り返されて、アキュムレータ１０に誤差が蓄積
される。図３の第１〜第６タイミングがこれに相当し、
この間、アキュムレータ１０には０、５、１０、…と誤
差が蓄積されている。
１〜Ｓ５のループ動作が１回実行される。ステップＳ４
にて減算器６の出力が正と判定されるまで、このループ
動作は繰り返されて、アキュムレータ１０に誤差が蓄積
される。図３の第１〜第６タイミングがこれに相当し、
この間、アキュムレータ１０には０、５、１０、…と誤
差が蓄積されている。
【００３６】ステップＳ１〜Ｓ５のループ動作を何回か
繰り返すと、加算器８の出力がレジスタ５の値を越え
て、減算器６の出力が正になる。これは、蓄積誤差の分
子が分母を上回って１を越えたことを意味する。このと
き、セレクタ９は、加算器８の値に代わり、減算器６の
値をアキュムレータ１０に保存する（ステップＳ４、
６）。図３の第７タイミングにおいて、加算器８の出力
は３５なので、減算器６の出力は３５−３４＝１＞０と
なる。また、同時に、インバータ１１は誤差修正信号
（桁上げ信号）を実アドレス演算部１１０に供給する
（ステップＳ７）。
繰り返すと、加算器８の出力がレジスタ５の値を越え
て、減算器６の出力が正になる。これは、蓄積誤差の分
子が分母を上回って１を越えたことを意味する。このと
き、セレクタ９は、加算器８の値に代わり、減算器６の
値をアキュムレータ１０に保存する（ステップＳ４、
６）。図３の第７タイミングにおいて、加算器８の出力
は３５なので、減算器６の出力は３５−３４＝１＞０と
なる。また、同時に、インバータ１１は誤差修正信号
（桁上げ信号）を実アドレス演算部１１０に供給する
（ステップＳ７）。
【００３７】続いて、実アドレス演算部１１０の動作に
ついて、図１、３及び４を参照して説明する。最初にレ
ジスタ２に単位進行角の整数成分を設定すると共に、ア
キュムレータ４をリセットする。図３の例では、レジス
タ２の設定値は７である。この後以下の動作を各クロッ
クタイミング毎に行う。
ついて、図１、３及び４を参照して説明する。最初にレ
ジスタ２に単位進行角の整数成分を設定すると共に、ア
キュムレータ４をリセットする。図３の例では、レジス
タ２の設定値は７である。この後以下の動作を各クロッ
クタイミング毎に行う。
【００３８】誤差演算部１２０から誤差修正信号が送ら
れてこない場合、加算器３は、レジスタ２の値とアキュ
ムレータ４の値を加算して、その結果をアキュムレータ
４に保存する。図３の第１タイミングでは、レジスタ２
の値は７、アキュムレータ４の値はゼロであるので０＋
７＝７である。第２〜６タイミングでは、アキュムレー
タ４の値は７ずつ加算されていく。
れてこない場合、加算器３は、レジスタ２の値とアキュ
ムレータ４の値を加算して、その結果をアキュムレータ
４に保存する。図３の第１タイミングでは、レジスタ２
の値は７、アキュムレータ４の値はゼロであるので０＋
７＝７である。第２〜６タイミングでは、アキュムレー
タ４の値は７ずつ加算されていく。
【００３９】これに対して、誤差演算部１２０から誤差
修正信号を受け取った場合、加算器３は、レジスタ２の
値とアキュムレータ４の値に加えて、誤差修正信号、即
ち桁上げ値を加算し、その結果をアキュムレータ４に保
存する。第６タイミング終了時におけるアキュムレータ
４の値は４２なので、第７タイミングでアキュムレータ
４に保存される値は７＋４２＋１＝５０となる。第１〜
６タイミングと比較すると、第７タイミングではアキュ
ムレータ４の値が＋８されることになる。このけた上げ
時の演算により、実アドレス上での誤差を修正する。
修正信号を受け取った場合、加算器３は、レジスタ２の
値とアキュムレータ４の値に加えて、誤差修正信号、即
ち桁上げ値を加算し、その結果をアキュムレータ４に保
存する。第６タイミング終了時におけるアキュムレータ
４の値は４２なので、第７タイミングでアキュムレータ
４に保存される値は７＋４２＋１＝５０となる。第１〜
６タイミングと比較すると、第７タイミングではアキュ
ムレータ４の値が＋８されることになる。このけた上げ
時の演算により、実アドレス上での誤差を修正する。
【００４０】このような動作により、実アドレス演算部
１１０が関数テーブル１に出力するアドレス値は、誤差
が１ビットに達する毎に修正される。従って、周期関数
生成回路１００は、実アドレスの生成に伴って蓄積され
ていく図１２のような位相ずれの発生を回避しつつ、周
期関数を生成することができる。
１１０が関数テーブル１に出力するアドレス値は、誤差
が１ビットに達する毎に修正される。従って、周期関数
生成回路１００は、実アドレスの生成に伴って蓄積され
ていく図１２のような位相ずれの発生を回避しつつ、周
期関数を生成することができる。
【００４１】周期関数生成回路１００では、単位進行角
が実数値のみでは表せないような数値、例えば循環小数
を含む値であっても、誤差の原因となる小数点以下の成
分を分数として取り扱って処理している。このため、誤
差範囲を１未満に抑えることが可能である。また、誤差
修正に伴う位相の不連続の発生を抑えることができる。
従って、極めて精度の高い周期関数を長時間連続して生
成することができる。
が実数値のみでは表せないような数値、例えば循環小数
を含む値であっても、誤差の原因となる小数点以下の成
分を分数として取り扱って処理している。このため、誤
差範囲を１未満に抑えることが可能である。また、誤差
修正に伴う位相の不連続の発生を抑えることができる。
従って、極めて精度の高い周期関数を長時間連続して生
成することができる。
【００４２】（２）第二の実施の形態 本発明の第二の実施の形態である周期関数生成回路２０
０について、既に説明した周期関数生成回路１００と比
較して、構成上異なる点について図６を参照して以下に
述べる。
０について、既に説明した周期関数生成回路１００と比
較して、構成上異なる点について図６を参照して以下に
述べる。
【００４３】周期関数生成回路１００では、誤差を修正
するときに加算すべき値は一定だが、周期関数生成回路
２００では、加減算値演算回路２０が計算して決定す
る。加減算値演算回路２０は、レジスタ２に格納されて
いる値（Ａ）と、加減算値演算回路２０の外部から設定
される値とを加減算して出力する。加減算値演算回路２
０の外部から設定される値は、誤差修正信号が１回発生
したときに値（Ａ）に加減算すべき値であり、何ビット
の蓄積誤差毎に誤差修正信号を発生するかによって定め
られる。
するときに加算すべき値は一定だが、周期関数生成回路
２００では、加減算値演算回路２０が計算して決定す
る。加減算値演算回路２０は、レジスタ２に格納されて
いる値（Ａ）と、加減算値演算回路２０の外部から設定
される値とを加減算して出力する。加減算値演算回路２
０の外部から設定される値は、誤差修正信号が１回発生
したときに値（Ａ）に加減算すべき値であり、何ビット
の蓄積誤差毎に誤差修正信号を発生するかによって定め
られる。
【００４４】また、周期関数生成回路１００では、１ビ
ットの誤差が蓄積する毎にインバータ１１が誤差修正信
号を発生する。これに対して、周期関数生成回路２００
では、２ビット以上の誤差が蓄積する毎にフラグ発生器
２１が誤差修正信号を発生する。
ットの誤差が蓄積する毎にインバータ１１が誤差修正信
号を発生する。これに対して、周期関数生成回路２００
では、２ビット以上の誤差が蓄積する毎にフラグ発生器
２１が誤差修正信号を発生する。
【００４５】更に、周期関数生成回路１００では、誤差
修正信号は加算器２に入力されるが、周期関数生成回路
２００では、誤差修正信号は加減値演算回路２０及びセ
レクタ２２に入力される。セレクタ２２は、フラグ発生
器２１の出力に応じて、レジスタ２及び加減算値演算回
路２０のいずれか一方の出力を選択して加算器２に渡
す。
修正信号は加算器２に入力されるが、周期関数生成回路
２００では、誤差修正信号は加減値演算回路２０及びセ
レクタ２２に入力される。セレクタ２２は、フラグ発生
器２１の出力に応じて、レジスタ２及び加減算値演算回
路２０のいずれか一方の出力を選択して加算器２に渡
す。
【００４６】このような構成により、周期関数生成回路
２００は、１回の修正で２ビット以上の累積誤差を修正
する。図７はフラグ発生器２１が１度に２ビットずつ誤
差修正信号を発生する場合の動作を示している。レジス
タ２、５及び７の値は図３の場合と同じである。図３で
は誤差修正信号が第７及び１４タイミングの両方で発生
するのに対して、図７では第７タイミングでは発生せ
ず、第１４タイミングのみで発生する。また、加減算値
演算回路２０は、誤差修正信号に応じて値（Ａ）＋２の
値を出力する。
２００は、１回の修正で２ビット以上の累積誤差を修正
する。図７はフラグ発生器２１が１度に２ビットずつ誤
差修正信号を発生する場合の動作を示している。レジス
タ２、５及び７の値は図３の場合と同じである。図３で
は誤差修正信号が第７及び１４タイミングの両方で発生
するのに対して、図７では第７タイミングでは発生せ
ず、第１４タイミングのみで発生する。また、加減算値
演算回路２０は、誤差修正信号に応じて値（Ａ）＋２の
値を出力する。
【００４７】第一の実施の形態に対して、第二の実施の
形態は、積算値の誤差に２ビット以上の許容範囲があ
り、誤差の修正を行う頻度を引き下げたい場合に有効で
ある。
形態は、積算値の誤差に２ビット以上の許容範囲があ
り、誤差の修正を行う頻度を引き下げたい場合に有効で
ある。
【００４８】（３）第三の実施の形態 周期関数生成回路２００は加減算値演算回路２０を備え
るため、回路規模が大きくなりやすい問題がある。この
問題を解消する第三の実施の形態である周期関数生成回
路３００について次に説明する。
るため、回路規模が大きくなりやすい問題がある。この
問題を解消する第三の実施の形態である周期関数生成回
路３００について次に説明する。
【００４９】誤差修正信号を何ビットの蓄積誤差毎に生
成するのか、即ち誤差修正信号の生成頻度と、レジスタ
２に格納する値（Ａ）を決定すれば、誤差修正信号が発
生したときに加算器３に入力すべき値を一意に定めるこ
とができる。
成するのか、即ち誤差修正信号の生成頻度と、レジスタ
２に格納する値（Ａ）を決定すれば、誤差修正信号が発
生したときに加算器３に入力すべき値を一意に定めるこ
とができる。
【００５０】このことから、周期関数生成回路３００
は、加減算値演算回路２０に代わり、レジスタ３０を備
える。レジスタ３０は誤差修正信号が発生したときに加
算器３に入力すべき値を格納する。ここでは、誤差修正
信号の生成頻度を１ビットとするので、周期関数生成回
路１００と同様に誤差演算部１２０を備えている。周期
関数生成回路１００と異なる点は、レジスタ３０に負の
値を格納することにより、桁上げだけではなく桁下げ時
にも誤差を修正できる点である。
は、加減算値演算回路２０に代わり、レジスタ３０を備
える。レジスタ３０は誤差修正信号が発生したときに加
算器３に入力すべき値を格納する。ここでは、誤差修正
信号の生成頻度を１ビットとするので、周期関数生成回
路１００と同様に誤差演算部１２０を備えている。周期
関数生成回路１００と異なる点は、レジスタ３０に負の
値を格納することにより、桁上げだけではなく桁下げ時
にも誤差を修正できる点である。
【００５１】誤差演算部１２０に代わり、誤差演算部２
２０を用いれば、第二の実施の形態と同様に２ビット以
上の蓄積誤差毎に誤差修正を行うことができる。この場
合、誤差修正頻度に応じてレジスタ３０に格納する値を
変更する必要がある。
２０を用いれば、第二の実施の形態と同様に２ビット以
上の蓄積誤差毎に誤差修正を行うことができる。この場
合、誤差修正頻度に応じてレジスタ３０に格納する値を
変更する必要がある。
【００５２】以上、本発明を実施の形態に基づいて説明
したが、本発明はこれに限定されるものではなく、当業
者の通常の知識の範囲内でその変更や改良が可能である
ことは勿論である。
したが、本発明はこれに限定されるものではなく、当業
者の通常の知識の範囲内でその変更や改良が可能である
ことは勿論である。
【００５３】
【発明の効果】本発明によれば、循環演算により積算値
を生成する際に、一定のクロックタイミング毎に誤差を
修正するので、誤差の蓄積を避けることができる。例え
ば、関数テーブルを参照して周期関数を生成する際にこ
のような積算値を進行角として用いれば、位相差の蓄積
を回避することができる。つまり、精度の高い周期関数
を長時間生成しつづけることができる。
を生成する際に、一定のクロックタイミング毎に誤差を
修正するので、誤差の蓄積を避けることができる。例え
ば、関数テーブルを参照して周期関数を生成する際にこ
のような積算値を進行角として用いれば、位相差の蓄積
を回避することができる。つまり、精度の高い周期関数
を長時間生成しつづけることができる。
【００５４】また、誤差修正信号の生成頻度を変更する
ことにより、積算値の誤差修正を行う頻度を変更するこ
とができる。これにより、誤差修正の頻度を下げたい場
合にも対処することができる。
ことにより、積算値の誤差修正を行う頻度を変更するこ
とができる。これにより、誤差修正の頻度を下げたい場
合にも対処することができる。
【００５５】更に、循環演算により誤差を生じる部分を
分数として表現するので、循環小数にも対処することが
できる。
分数として表現するので、循環小数にも対処することが
できる。
【図１】本発明の第一の実施の形態である周期関数生成
回路１００のブロック図である。
回路１００のブロック図である。
【図２】誤差演算部１２０の動作を説明するためのフロ
ーチャートである。
ーチャートである。
【図３】周期関数生成回路１００のクロックタイミング
図の例である。
図の例である。
【図４】実アドレス演算部１１０の動作を説明するため
のフローチャートである。
のフローチャートである。
【図５】周期関数生成回路１００により生成される周期
関数と誤差修正信号の関係を説明する図である。
関数と誤差修正信号の関係を説明する図である。
【図６】本発明の第二の実施の形態である周期関数生成
回路２００のブロック図である。
回路２００のブロック図である。
【図７】周期関数生成回路２００のクロックタイミング
図の例である。
図の例である。
【図８】周期関数生成回路２００により生成される周期
関数と誤差修正信号の関係を説明する図である。
関数と誤差修正信号の関係を説明する図である。
【図９】本発明の第三の実施の形態である周期関数生成
回路３００のブロック図である。
回路３００のブロック図である。
【図１０】従来の周期関数生成回路のブロック図であ
る。
る。
【図１１】従来の周期関数生成回路が生成する周期関数
を説明する図である。
を説明する図である。
【図１２】従来の周期関数生成回路が生成する周期関数
に生じる位相ずれを説明する図である。
に生じる位相ずれを説明する図である。
【図１３】従来の周期関数生成回路が周期関数の位相を
修正する際に生じる位相の非連続を説明するための図で
ある。
修正する際に生じる位相の非連続を説明するための図で
ある。
１ 関数テーブル２、５、７、３０ レジスタ ３、８ 加算器 ４、１０ アキュムレータ ６ 減算器 ９、２２ セレクタ １１ インバータ ２０ 加減算値演算回路 ２１ フラグ発生器 １１０、２１０、３１０ 実アドレス演算部 １２０、２２０ 誤差演算部 １００、２００、３００ 周期関数生成回路
Claims (9)
- 【請求項１】 デジタル回路で単位値ｕを積算して積算
値Σｕを生成する方法において、 ｕ＝Ａ＋Ｃ／Ｂ（Ｂ＞Ｃ）である値Ａ、Ｂ及びＣを定
め、積算値ΣＡ及びΣＣを生成すると共に、積算値ΣＣ
と値Ｂの比較結果に応じて積算値ΣＡを修正し、修正し
た積算値ΣＡを積算値Σｕとすることを特徴とする積算
値生成方法。 - 【請求項２】 請求項１に記載の積算値生成方法におい
て、積算値ΣＣと値Ｂの比較結果がΣＣ≧Ｂのとき、積
算値ΣＡを修正すると共に、積算値ΣＣからＢを減算す
ることを特徴とする積算値生成方法。 - 【請求項３】 請求項１に記載の積算値生成方法におい
て、積算値ΣＣと値Ｂの比較結果がΣＣ≧ＮＢ（Ｎは自
然数）のとき、積算値ΣＡを修正すると共に、積算値Σ
ＣからＮＢを減算することを特徴とする積算値生成方
法。 - 【請求項４】 デジタル回路で単位進行角を積算して積
算進行角を求め、積算進行角に対応する振幅を予め定め
られた関数テーブルを参照して求めることにより周期関
数を生成する周期関数の生成方法において、請求項１乃
至３のいずれかに記載の積算値生成方法を用いて進行角
を求めることを特徴とする周期関数生成方法。 - 【請求項５】 単位値ｕを積算して積算値Σｕを生成す
るデジタル回路において、 ｕ＝Ａ＋Ｃ／Ｂ（Ｂ＞Ｃ）である値Ａ、Ｂ及びＣを格納
する第１、第２及び第３のレジスタと、積算値ΣＡを生
成する第一の循環演算回路と、積算値ΣＣを生成する第
二の循環演算回路と、積算値ΣＣと値Ｂの差を生成する
減算器と、前記減算器の出力に応じて積算値ΣＡを修正
する回路とを備え、 積算値ΣＡを積算値Σｕとして出力することを特徴とす
る積算値生成回路。 - 【請求項６】 請求項５に記載の積算値生成回路におい
て、 前記第一の循環演算回路は、前記第一のレジスタと、ア
キュムレータと、前記第一のレジスタ及びアキュムレー
タに格納されている値を加算する加算器を備え、 積算値ΣＣと値Ｂの比較結果がΣＣ≧Ｂのとき、前記加
算器に対し、出力値に＋１する指示を与える信号を入力
する手段を備えることを特徴とする積算値生成回路。 - 【請求項７】 請求項５に記載の積算値生成回路におい
て、 前記第一の循環演算回路は、前記第一のレジスタと、ア
キュムレータと、前記第一のレジスタ及びアキュムレー
タに格納されている値を加算する加算器を備え、 前記第一のレジスタに格納された値と、予め定められた
値とを加減算する回路と、 前記減算器の出力に応じて、前記第一のレジスタに格納
された値及び前記加算器の出力のいずれか一方を選択し
て前記加算器に出力するセレクタとを備えることを特徴
とする積算値生成回路。 - 【請求項８】 請求項５に記載の積算値生成回路におい
て、 前記第一の循環演算回路は、前記第一のレジスタと、ア
キュムレータと、前記第一のレジスタ及びアキュムレー
タに格納されている値を加算する加算器を備え、 前記第一のレジスタに格納された値に対して予め定めら
れた値を加減算した値を格納する第三のレジスタと、 前記減算器の出力に応じて、前記第一及び第三のレジス
タに格納された値のうちいずれか一方を選択して前記加
算器に出力するセレクタとを備えることを特徴とする積
算値生成回路。 - 【請求項９】 単位進行角を積算して積算進行角を求
め、積算進行角に対応する振幅を予め定められた関数テ
ーブルを参照して求めることにより周期関数を生成する
周期関数の生成回路において、請求項５乃至８のいずれ
かに記載の積算値生成回路を備えることを特徴とする周
期関数生成回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000380234A JP2002182898A (ja) | 2000-12-14 | 2000-12-14 | 積算値及び周期関数の生成方法及び回路 |
| EP01129723A EP1215558A3 (en) | 2000-12-14 | 2001-12-13 | Method and circuit for calculating multiple of unit value and generating a periodic function |
| US10/014,575 US7069283B2 (en) | 2000-12-14 | 2001-12-14 | Method and circuit for calculating multiple of unit value and generating a periodic function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000380234A JP2002182898A (ja) | 2000-12-14 | 2000-12-14 | 積算値及び周期関数の生成方法及び回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002182898A true JP2002182898A (ja) | 2002-06-28 |
Family
ID=18848459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000380234A Pending JP2002182898A (ja) | 2000-12-14 | 2000-12-14 | 積算値及び周期関数の生成方法及び回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7069283B2 (ja) |
| EP (1) | EP1215558A3 (ja) |
| JP (1) | JP2002182898A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005198296A (ja) * | 2003-12-29 | 2005-07-21 | Teradyne Inc | 多段数値カウンタ発振器 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE553427T1 (de) * | 2004-01-28 | 2012-04-15 | Nxp Bv | Freilaufender numerisch gesteuerter oszillator mit komplexer multiplikation mit kompensation von amplitudenschwankungen aufgrund kumulativer rundungsfehler |
| CN1797955B (zh) * | 2004-12-29 | 2011-08-24 | 泰拉丁公司 | 多级数字计数振荡器 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027408B2 (ja) | 1979-05-14 | 1985-06-28 | ケイディディ株式会社 | ディジタル信号処理方式 |
| SE447618B (sv) * | 1985-04-12 | 1986-11-24 | Ericsson Telefon Ab L M | Sett och anordning for att faslasa en styrd oscillators signal till en referensoscillators signal |
| JPH0683067B2 (ja) * | 1987-10-13 | 1994-10-19 | 松下電器産業株式会社 | 分周装置 |
| US4969118A (en) | 1989-01-13 | 1990-11-06 | International Business Machines Corporation | Floating point unit for calculating A=XY+Z having simultaneous multiply and add |
| US4998072A (en) * | 1990-02-20 | 1991-03-05 | John Fluke Mfg. Co., Inc. | High resolution direct digital synthesizer |
| JPH0743620B2 (ja) | 1990-04-12 | 1995-05-15 | 松下電器産業株式会社 | 周期関数発生回路 |
| JPH0437205A (ja) * | 1990-05-31 | 1992-02-07 | Sony Corp | 発振装置 |
| JPH0730373A (ja) | 1993-07-07 | 1995-01-31 | Nippondenso Co Ltd | デジタルフィルタ |
| EP0788237A4 (en) * | 1995-08-03 | 1998-11-25 | Anritsu Corp | RATIONAL FREQUENCY DIVIDER AND FREQUENCY SYNTHESIZER EMPLOYING THIS FREQUENCY DIVIDER |
| US5781459A (en) * | 1996-04-16 | 1998-07-14 | Bienz; Richard Alan | Method and system for rational frequency synthesis using a numerically controlled oscillator |
| US6088800A (en) * | 1998-02-27 | 2000-07-11 | Mosaid Technologies, Incorporated | Encryption processor with shared memory interconnect |
| JP2000196690A (ja) | 1998-12-24 | 2000-07-14 | Toshiba Tec Corp | 変調装置及び変調方法 |
| JP3226884B2 (ja) | 1999-01-26 | 2001-11-05 | エヌイーシーマイクロシステム株式会社 | 周期関数生成回路 |
-
2000
- 2000-12-14 JP JP2000380234A patent/JP2002182898A/ja active Pending
-
2001
- 2001-12-13 EP EP01129723A patent/EP1215558A3/en not_active Withdrawn
- 2001-12-14 US US10/014,575 patent/US7069283B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005198296A (ja) * | 2003-12-29 | 2005-07-21 | Teradyne Inc | 多段数値カウンタ発振器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1215558A3 (en) | 2005-03-30 |
| US20020078111A1 (en) | 2002-06-20 |
| US7069283B2 (en) | 2006-06-27 |
| EP1215558A2 (en) | 2002-06-19 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030625 |