JPH07182144A - 位相角発生方法および回路 - Google Patents

Abstract

(57)【要約】 【目的】 所望の位相角を表すディジタル信号を生成出
力する位相角発生方法に関し、少ないビット数のディジ
タル信号処理により、高精度の位相角を得ることができ
る位相角発生方法および回路を提供することを目的とす
る。 【構成】 所定精度の単位位相が累算される回数をカウ
ントする計数手段（６）と、計数手段がカウントした累
算回数に基づいて補正用キャリーを生成する補正用キャ
リー生成手段（５）と、補正用キャリー生成手段により
補正用キャリーが生成された時には補正用キャリーを入
力する単位位相に加算し、加算された補正単位位相を生
成し、補正用キャリーが生成されない時は入力する単位
位相をそのまま出力する加算手段（１）と、加算手段よ
り出力された位相を累算することにより所望の位相角を
生成出力する累算器（２，３）とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号処理に関し、特に
所望の位相角を表すディジタル信号を生成出力する位相
角発生方法および回路に関する。

【０００２】

【従来の技術】ｓｉｎ関数、ｃｏｓ関数等の三角関数は
連続周期関数であり、位相角に応じてその値が変化す
る。一定の角速度で位相角が変化する時の三角関数の値
が要求される場合がある。この場合、所定のサンプリン
グ周波数ｆ_s による等間隔のサンプリングを行い、ディ
ジタル値の三角関数値系列を得る。三角関数値は例えば
メモリにルックアップテーブルとして記憶しておく。

【０００３】図８は、ｓｉｎ関数に対して行うサンプリ
ングの例を示す。横軸は時間経過を示し、縦軸は関数値
ｆ（ｔ）を示す。サンプリング周波数ｆ_s ［Ｈｚ］にて
サンプリングを行う場合には、１／ｆ_s ［ｓ］間隔にお
ける関数値ｆ（ｔ）を得る。関数発生周波数ｆ_scは、発
生させる三角関数ｆ（ｔ）の周波数を表し、三角関数ｆ
（ｔ）の１サイクルを発生させる時間が１／ｆ_sc［ｓ］
である。

【０００４】ｓｉｎ関数は数式１により表され、角周波
数ωは数式２により表され、さらにサンプリング時間ｔ
_n は数式３により表される。ただし、ｎは０以上の整数
である。

【０００５】

【数１】 ｆ（ｔ）＝ｓｉｎ（ωｔ） ‥‥‥（１）

【０００６】

【数２】 ω＝２πｆ_sc ‥‥‥（２）

【０００７】

【数３】 ｔ_n ＝ｎ／ｆ_s ‥‥‥（３） つまり、数式１は、数式２及び数式３より次式のように
書き換えることができる。

【０００８】

【数４】ｆ（ｔ_n ）＝ｓｉｎ（２πｎｆ_sc／ｆ_s ） ここで、サンプリング周波数に対応する単位位相Δθを
数式５のように定義し、累算位相θ_n を数式６のように
定義する。

【０００９】

【数５】 Δθ＝ｆ_sc／ｆ_s ‥‥‥（５）

【００１０】

【数６】 θ_n ＝ｎ・Δθ ‥‥‥（６） 数式２及び数式３より、累算位相θ_n は次式のように表
すことができる。

【００１１】

【数７】θ_n ＝ωｔ_n ／２π つまり、ωｔ_n ＝２π［ｒａｄ］の時は、累算位相θ_n
は１を示す。三角関数の１サイクルを示すωｔ＝０〜２
π［ｒａｄ］の範囲を指定するには、累算位相θ＝０〜
１の範囲を指定することになる。

【００１２】図９は、ｘ−ｙ平面における累算位相θ_n
と単位位相Δθの関係を示す。ｘ−ｙ平面において、点
（ｘ，ｙ）を示す単位円を考える。円周上を点（ｘ，
ｙ）が１周移動すると、累算位相θは０から１まで変化
する。

【００１３】例えば、累算位相θ₆ を指定する場合に
は、単位位相Δθをｎ＝６倍すればよい。累算位相θを
指定するには、常に単位位相Δθの単位毎となるので、
単位位相Δθの精度（ビット数）が高いほど累算位相の
細かな指定が可能となる。

【００１４】図１０は、従来技術による累算位相θの演
算を行うブロック回路図である。単位位相Δθは、ｊビ
ットより構成されるディジタル信号である。単位位相Δ
θは累算用加算回路５２に入力され、レジスタ等で構成
される遅延回路５３から出力される信号（初期状態では
“０”）と加算される。

【００１５】加算回路５２から出力された加算信号は、
遅延回路５３に入力される。遅延回路５３では、ｚ^-1を
乗じてｚ変換を行うことにより入力信号系列に対して時
間軸上で１クロックだけ遅延させた信号系列を得る。つ
まり、遅延回路５３は、入力される入力信号系列を１ク
ロック分遅延させた信号系列として出力する。回路全体
は同一のクロック信号に応じて動作し、クロック信号に
より時間軸上での信号系列が流れている。

【００１６】したがって、加算回路５２から出力され、
１クロック遅延された信号系列がフィードバックされ、
加算回路５２に入力される。加算回路５２は、ｊビット
で構成される前回の位相信号と、ｊビットで構成される
単位位相Δθとの加算を行うことにより、時間経過に伴
い順次単位位相Δθ分増加する累算位相を発生させる。

【００１７】遅延回路５３から出力された累算信号は、
加算回路５２へフィードバックされると同時に、丸め回
路５４に入力される。丸め回路５４は、ｊビットの累算
信号を受けて、四捨五入等により端数をなくし、必要と
する精度のｉビット信号に変換出力する。これにより、
ｉビットの累算位相θが得られる。

【００１８】そして、出力されたｉビットの累算位相θ
から、ＲＯＭ（ｒｅａｄ ｏｎｌｙｍｅｍｏｒｙ）等の
記憶素子に記憶された三角関数テーブルを用いて、三角
関数値を得ることができる。

【００１９】累算工程において位相をｉビットで表現す
ると、単位位相Δθを表すｆ_sc／ｆ _s のバイナリ値が、
少ないビット数で正確に表現できる場合は、位相誤差が
発生しない。しかし、一般には、サンプリング周波数ｆ
_s と関数発生周波数ｆ_scの関係より、必要な単位位相Δ
θが所定のビット数ｉでは表現できないことが多い。す
なわち、単位位相に誤差が伴う。

【００２０】この場合、ｉビットの単位位相Δθが累算
されて行くにつれて位相誤差が蓄積され次第に大きくな
って行く。このため、累積誤差を低減するため、必要と
する累算位相θのビット数ｉに対して、単位位相Δθの
構成ビット数ｊは、相当大きな値を採用し、累算演算を
ｊビットで行う。ビット数ｊを大きくするほど、累算位
相θの位相誤差を小さくすることができる。

【００２１】単位位相Δθのビット数ｊを大きくすれ
ば、累算位相θに含まれる位相誤差は小さくなるが、加
算回路５２はｊビットの加算回路を必要とし、遅延回路
５３もｊビットの遅延回路を必要とする。そのため、加
算回路５２及び遅延回路５３は、処理時間が遅くなり、
回路が高価なものとなってしまう。したがって、単位位
相Δθのビット数は小さい方が望ましい。

【００２２】

【発明が解決しようとする課題】単位位相Δθのビット
数ｊを大きくして、単位位相Δθの累算演算を行うこと
により、高精度の累算位相θを求めることができる。し
かし、単位位相Δθのビット数ｊを大きくすると、累算
演算を行うための加算回路等は大きなビット数ｊのディ
ジタル信号処理を行わなければならない。これにより、
累算位相を求めるための回路が大型となり、処理時間を
高速にすることが困難となる。

【００２３】本発明の目的は、少ないビット数のディジ
タル信号処理により、高精度の位相角を得ることができ
る位相角発生方法および回路を提供することである。

【００２４】

【課題を解決するための手段】本発明の位相角発生方法
は、所定精度の単位位相を累算する工程と、累算回路に
基づいて補正用キャリーを発生し、累算結果に加算する
工程とを含む。

【００２５】

【作用】精度の低い、例えば構成ビット数の少ない単位
位相を用いると、累算回数の増加と共に誤差が増大す
る。しかし、累算回数に基づいた補正用キャリーを加算
し、加算された補正単位位相について累算演算を行うこ
とにより、ビット数の少ないディジタル信号処理によ
り、累算回数の増加による誤差の増大を防止し、高精度
の演算を行うことができる。

【００２６】

【実施例】カラーテレビ信号としてＮＴＳＣ信号の例を
示す。色副搬送波周波数（関数発生周波数）ｆ_scは下記
の数式８の値をとる。そして、それに対するサンプリン
グ周波数ｆ_s として下記の数式９の値を用いた場合にお
いて、単位位相は数式５を用いて下記の数式１０に示す
バイナリ表現で表すことができる。

【００２７】

【数８】 ｆ_sc＝ ３．５７９５４５［ＭＨｚ］ ‥‥‥（８）

【００２８】

【数９】 ｆ_s ＝１２．２７２７２７［ＭＨｚ］ ‥‥‥（９）

【００２９】

【数１０】 ｆ_sc／ｆ_s ＝０．０１００１０１０１０１０１０１０・・・ ‥‥‥（１０） この場合、単位位相は数式１０に示すように８ビット程
度の桁数では正確に表現しきれない。ここで、累算位相
のビット数ｉ＝８とし、単位位相のビット数ｊ＝１７と
する。ｊ＝１７で表現する単位位相Δθは次式のように
なる。

【００３０】

【数１１】 Δθ ＝［ｆ_sc／ｆ_s ］₁₇ ＝０．０１００１０１０１０１０１０１０ 上式の単位位相Δθから、上位（ｉ＋１）ビットを抽出
すると、（ｉ＋１）ビットの単位位相Δθ’は次式のよ
うに求められる。

【００３１】

【数１２】 Δθ’＝［ｆ_sc／ｆ_s ］₉ ＝０．０１００１０１０ この時の単位位相Δθ’は、単位位相Δθに比べて次式
の単位誤差Δεを有する。

【００３２】

【数１３】 Δε ＝Δθ−Δθ’ ＝０．００００００００１０１０１０１０ 以上のように単位位相Δθ，Δθ’及び単位誤差Δεが
実数の形式で得られるが、ビット数ｉ及びビット数ｊを
決定すれば、ディジタル信号処理上では整数形式として
扱うこともできる。

【００３３】そこで、単位位相Δθ’を次式のような整
数形式の単位位相δθ’に変換して、加算回路１に入力
する場合について説明する。

【００３４】

【数１４】 δθ’＝Δθ’×２⁸ ＝１００１０１０ ‥‥‥（１４） 単位位相Δθ’を整数形式に変換すると、その時の単位
誤差δεは次式で表される。

【００３５】

【数１５】 δε＝Δε×２⁸ ＝０．１０１０１０１０ ‥‥‥（１５） 構成ビット数の少ない単位位相δθ’の累算を行うこと
により得られる累算位相は、求めるべき累算位相θよ
り、単位誤差δεが累算された累算誤差ε分小さな値と
なる。

【００３６】例えば、単位誤差δε＝０．１の場合、２
回の累算により累算誤差ε＝１となり、整数部の有効桁
数に影響を与える誤差を生じる。また、単位誤差δε＝
０．００１の場合、８回の累算により累算誤差ε＝１と
なり、整数部の有効桁数に影響を与える誤差を生じる。
つまり、単位誤差δε＝２^-nであるときには、ｎ回の累
算により累算誤差ε＝１となる。これらの誤差を補正す
ることができれば少ないビット数の演算で高精度の累算
結果が得られる。

【００３７】図３は、数式１１に示す単位位相Δθの場
合の補正方法を示す。図３（Ａ）は、単位位相δθ’と
単位誤差δεを示す。構成ビット数１７（＝ｊ）ビット
の単位位相Δθを２⁸ 倍し、その内、上位９（＝ｉ＋
１）ビットが数式１４に示す単位位相δθ’であり、下
位８（＝ｊ−ｉ−１）ビットが数式１５に示す単位誤差
δεである。

【００３８】図３（Ｂ）は、単位位相δθ’を補正する
ための補正用キャリーを示す表である。数式１５に示さ
れる単位誤差δεは、次式のように書き換えることがで
きる。

【００３９】

【数１６】δε＝２^-1＋２^-3＋２^-5＋２^-7 この時、補正用キャリーＣＡは以下のように生成され
る。ただし、単位位相δθが累算される回数をｎとし、
ｋは０以上の整数とする。

【００４０】累算回数ｎ＝２¹ （＝２）×ｋのときに補
正用キャリーＣＡ＝１を加算し、累算回数ｎ＝２³ （＝
８）×ｋのときには更に補正用キャリーＣＡ＝１を加算
し、累算回数ｎ＝２⁵ （＝３２）×ｋのときには更に補
正用キャリーＣＡ＝１を加算し、累算回数ｎ＝２⁷ （＝
１２８）×ｋのときには更に補正用キャリーＣＡ＝１を
加算する。

【００４１】以上を１０進数で表すと、累算回数ｎ＝１
２８×ｋのときは補正用キャリーＣＡ＝４となり、それ
以外で、累算回数ｎ＝３２×ｋのときには補正用キャリ
ーＣＡ＝３となり、それ以外で、累算回数ｎ＝８×ｋの
ときには補正用キャリーＣＡ＝２となり、それ以外で、
累算回数ｎ＝２×ｋのときには補正用キャリーＣＡ＝１
となる。

【００４２】補正用キャリーＣＡの最高値は、累算回数
ｎ＝１２８×ｋにおけるＣＡ＝４である。これは、単位
誤差δεを表すビット中において、１が立っているビッ
ト数に対応する。したがって、補正用キャリーＣＡを表
現するために、最低３ビットの補正用キャリーを用意す
れば足りる。このような補正により演算の主要部を９ビ
ットで行いつつ、１７ビット演算に匹敵する精度を得る
ことができる。

【００４３】図１は、本発明の実施例による累算位相演
算回路を示すブロック回路図である。単位位相δθ’
は、（ｉ＋１）ビットより構成されるディジタル信号で
あり、累算位相演算回路の出力となる累算位相θのビッ
ト数はｉビットである。

【００４４】関数発生周波数ｆ_scとサンプリング周波数
ｆ_s が設定されると、数式５により単位位相Δθが求め
られる。単位位相Δθは、ビット数ｊにより表現される
位相信号である。ビット数ｊはビット数ｉよりも相当大
きな値である。

【００４５】ｊビットの単位位相Δθから（ｉ＋１）ビ
ットで表現される単位位相δθ’を数式１２，１４より
求める。単位位相δθ’は単位位相Δθに比べ、表現ビ
ット数が少ないために精度が低くなる。そこで、補正用
キャリー発生器５により単位位相δθ’の補正を行い、
精度の低下を防ぐ。

【００４６】（ｉ＋１）ビットの単位位相δθ’は、加
算回路１において、補正用キャリー発生器５より供給さ
れる補正用キャリーＣＡとの加算が行われる。単位位相
δθ’は補正用キャリーＣＡと加算されることにより、
補正された単位位相δθ”として、加算回路２に入力さ
れる。加算回路２は、初期状態では、補正後の単位位相
δθ”と遅延回路３から出力される信号“０”との加算
を行う。

【００４７】加算回路２から出力された加算信号は、遅
延回路３に入力される。遅延回路３では、ｚ^-1を乗じて
ｚ変換を行うことにより入力信号系列に対して時間軸上
で１クロックだけ遅延させた信号系列を得る。つまり、
遅延回路３は、入力される入力信号系列を１クロック分
遅延させた信号系列として出力する。回路全体は同一の
クロック信号ＣＬに応じて動作し、クロック信号ＣＬに
より時間軸上での信号系列が流れている。

【００４８】したがって、加算回路２から出力され、１
クロック遅延された信号系列がフィードバックされ、加
算回路２に入力される。加算回路２は、（ｉ＋１）ビッ
トで構成される前回までの累算位相信号と、（ｉ＋１）
ビットで構成される補正後の単位位相δθ”との加算を
行う。加算回路２は時間経過に伴い順次単位位相δθ”
の累算を行う。

【００４９】遅延回路３から出力された遅延累算信号
は、加算回路２へフィードバックされると同時に、丸め
回路４に入力される。丸め回路４は、（ｉ＋１）ビット
の累算信号を受けて、四捨五入等により誤差を含んだ最
下位ビットの端数をなくし、必要とする精度のｉビット
信号に変換出力する。これにより、ｉビットの累算位相
θが得られる。

【００５０】以上のように、累算位相θは、補正された
単位位相δθ”を累算することにより得られる。したが
って、単位位相δθ’が補正用キャリー発生器５により
補正されることなく、累算位相θが単位位相δθ’の累
算により得られるとすれば、単位位相δθ’が含む位相
誤差も同時に累算され、累算された位相誤差が累算位相
θに含まれることとなる。

【００５１】累算位相θは、単位位相の累算により得ら
れるので、同時に累算される位相誤差が許容範囲を越え
る大きさになったら、補正を行えばよい。この補正は、
累算演算により生じる位相誤差を補正するものであるか
ら、周期的に補正を行えばよい。

【００５２】カウンタ回路６は、クロック信号ＣＬのパ
ルスをカウントする。つまり、所定の累算位相θを演算
出力するために累算演算を開始してから、単位位相δ
θ”が累算された回数をカウントする。

【００５３】カウンタ回路６においてカウントされたカ
ウント値は、補正用キャリー発生器５に供給される。補
正用キャリー発生器５は、供給されたカウント値に応じ
て必要な補正用キャリー値を決定し、加算回路１に供給
する。つまり、単位位相δθ”が累算された回数に応じ
て、位相誤差を補正するための補正用キャリーＣＡを生
成出力する。

【００５４】補正用キャリーＣＡは、加算回路１におい
て単位位相δθ’と加算され、補正された単位位相δ
θ”が生成される。そして、補正後の単位位相δθ”が
加算回路２において累算され、丸め回路４にて丸め処理
が行われた後に累算位相θが出力される。

【００５５】次に、上述のＮＴＳＣ信号の例において、
異なるサンプリング周波数ｆ_s を採用する場合について
説明する。関数発生周波数ｆ_scは数式８のままとし、サ
ンプリング周波数ｆ_s を数式１７のように設定する。そ
の時の単位位相Δθは、数式１８のようにバイナリ表現
をすることができる。単位位相Δθを表すビット数ｊ＝
１７とする。

【００５６】

【数１７】 ｆ_s ＝１３．５［ＭＨｚ］ ‥‥‥（１７）

【００５７】

【数１８】 Δθ ＝［ｆ_sc／ｆ_s ］₁₇ ＝０．０１００００１１１１１０００００ ‥‥‥（１８） 上式より求められた単位位相Δθから、上位（ｉ＋１）
ビットを抽出することにより、（ｉ＋１）ビットの単位
位相Δθ’は次式のように求められる。ここで、ビット
数ｉ＝８とする。

【００５８】

【数１９】Δθ’＝［ｆ_sc／ｆ_s ］₉ ＝０．０１００００１１ この時の単位位相Δθ’は、単位位相Δθに比べて次式
の単位誤差Δεを有する。

【００５９】

【数２０】Δε ＝Δθ−Δθ’ ＝０．００００００００１１１０００００ 以上のように実数形式で得られたΔθ’を、次式の整数
形式の単位位相δθ’に変換する。

【００６０】

【数２１】 δθ’＝Δθ’×２⁸ ＝１００００１１ ‥‥‥（２１） 同様に単位誤差Δεを次式の整数形式の単位誤差δεに
変換する。

【００６１】

【数２２】 δε＝Δε×２⁸ ＝０．１１１０００００ ‥‥‥（２２） 図４は、数式１８に示す単位位相Δθの場合の上述の解
析に基づく補正方法を示す。図４（Ａ）は、単位位相δ
θ’と単位誤差δεを示す。構成ビット数１７（＝ｊ）
ビットの単位位相Δθを２⁸ 倍し、その内、上位９（＝
ｉ＋１）ビットが数式２１に示す単位位相δθ’であ
り、下位８（＝ｊ−ｉ−１）ビットが数式２２に示す単
位誤差δεである。

【００６２】図４（Ｂ）は、図１に示す補正用キャリー
発生器５において生成出力される補正用キャリーＣＡを
示す。数式２２に示される単位誤差δεは、次式のよう
に書き換えることができる。

【００６３】

【数２３】δε＝２^-1＋２^-2＋２^-3 この時、補正用キャリーＣＡは以下のように生成され
る。ただし、単位位相δθが累算される回数をｎとし、
ｋは０以上の整数とする。

【００６４】累算回数ｎ＝２¹ （＝２）×ｋのときに補
正用キャリーＣＡ＝１を加算し、累算回数ｎ＝２² （＝
４）×ｋのときには更に補正用キャリーＣＡ＝１を加算
し、累算回数ｎ＝２³ （＝８）×ｋのときには更に補正
用キャリーＣＡ＝１を加算する。

【００６５】以上を１０進数で表すと、累算回数ｎ＝８
×ｋのときは補正用キャリーＣＡ＝３となり、それ以外
で、累算回数ｎ＝４×ｋのときには補正用キャリーＣＡ
＝２となり、それ以外で、累算回数ｎ＝２×ｋのときに
は補正用キャリーＣＡ＝１となる。

【００６６】図５は、累算回数と補正用キャリーの関係
を示す。上述の補正用キャリー生成例をキャリー１とし
て示す。初期状態から累算が行われる際に、単位位相δ
θ’は補正用キャリーＣＡ＝０との加算が行われる。

【００６７】累算回数ｎ＝２では補正用キャリーＣＡ＝
１となり、累算回数ｎ＝３では補正用キャリーＣＡ＝０
となり、累算回数ｎ＝４では補正用キャリーＣＡ＝２と
なり、累算回数ｎ＝５では補正用キャリーＣＡ＝０とな
り、累算回数ｎ＝６では補正用キャリーＣＡ＝１とな
り、累算回数ｎ＝７では補正用キャリーＣＡ＝０とな
り、累算回数ｎ＝８では補正用キャリーＣＡ＝３とな
る。以後、上述の条件に従い補正用キャリーは生成され
る。

【００６８】補正用キャリー発生器が生成する補正用キ
ャリーＣＡの最高値は、累算回数ｎ＝８×ｋにおけるＣ
Ａ＝３である。したがって、２ビットの補正用キャリー
を用意すれば足りる。

【００６９】図７に累算回数と補正用キャリーの関係を
グラフに示す。横軸は累算回数を示し、縦軸は単位位相
δθ’に加算される補正用キャリーの累算値を示す。上
述の補正用キャリー生成例を、キャリー１として○印を
結んだ破線で表す。

【００７０】各累算回数における補正用キャリーの累算
値を○印で示す。そして、その○印を破線で結ぶと、破
線で示す凸凹線になることがわかる。これは、累算回数
により、補正用キャリーが０から３までの幅を持ってい
て、単位位相δθ’に０を加算するときと、一回に３を
加算するときがあり、加算値にむらがあるためである。

【００７１】この方法によれば、各累算回数における補
正用キャリーの値は容易に演算することができる。次
に、累算回数によるむらのない補正用キャリーの生成方
法について説明する。前述のキャリー１による補正用キ
ャリーの生成では、補正用キャリーが０〜３の場合があ
るので、補正用キャリーが大きいときには、その累算回
数の前後に補正用キャリーの分散を行う。

【００７２】図５に累算回数と補正用キャリーの修正し
た関係例をキャリー２として示す。数式１８に示す単位
位相Δθにおいては、上述のキャリー１の他にキャリー
２による補正用キャリーの生成方法がある。キャリー１
は、奇数の累算回数においては、すべて補正用キャリー
が０なので、そこを埋めるように補正用キャリーを分散
させるとキャリー２のようになる。

【００７３】キャリー２による補正を実現させるため
に、数種類のモード選択スイッチを設ける。モード選択
スイッチは、関数発生周波数ｆ_scとサンプリング周波数
ｆ_s を決定するための選択スイッチである。

【００７４】モード選択スイッチを選択すると、単位位
相Δθが決定されると同時に補正用キャリーのためのテ
ーブルが複数個の中から１つ選択される。そして、選択
されたテーブルから表引きを行うことにより、各累算回
数における補正用キャリーが決定される。なお、テーブ
ルの代わりに演算に基づく補正用データ発生手段を設け
てもよい。

【００７５】テーブルより決定された補正用キャリー
は、図１に示す補正用キャリー発生器５から出力され
る。出力された補正用キャリーは、加算回路１において
単位位相δθ’との加算が行われる。そして、加算され
た単位位相δθ”の累算が行われ、累算位相θが得られ
る。

【００７６】図５のキャリー２の例は、単位補正δεが
大きいために大きな補正を必要とする場合である。その
ため、累算回数ｎ＝１を除く累算回数では、すべて補正
を行っていることとなる。しかし、ほとんどの場合、補
正用キャリーを２以上にしなければならないことはな
く、補正用キャリーは０又は１となる。

【００７７】補正用キャリーがとる値が０又は１であれ
ば、補正用キャリーは１ビットで足りる。また、図１に
示す加算回路１はインクリメンターとすることができ
る。補正用キャリー発生器５は、カウンタ回路６にてカ
ウントした累算回数に応じて表引きを行い、表引きの値
により単位位相δθ’とのインクリメントを行うか行わ
ないかの判断をする。

【００７８】図７に以上のキャリー２の場合の補正用キ
ャリーの生成例を、×印を結んだ実線で示す。各累算回
数における補正用キャリーの累算値を×印で示す。×印
を実線で結ぶと、キャリー１と異なり、平坦な補正が行
われることがわかる。

【００７９】以上は、補正用キャリーを加算することに
より、補正する場合について説明した。しかし、数式２
２に示すように単位補正δεが大きい場合には、加算に
より補正を行うよりも、減算により補正を行う方が少な
い補正ですむ。そこで、減算による補正方法について説
明する。

【００８０】数式１９に示す単位位相Δθ’は、数式１
８により得られた単位位相Δθから、端数を切り捨てる
ことにより算出していた。しかし、今回は、次式のよう
に四捨五入により上位（ｉ＋１）ビットの単位位相Δθ
s ’を算出する。ビット数ｉ＝８とする。

【００８１】

【数２４】 Δθ_s ’＝〔ｆ_sc／ｆ_s 〕₉ ＝０．０１０００１００ ‥‥‥（２４） この時の単位位相Δθ_s ’は、単位位相Δθに比べて次
式の負の単位誤差−Δε_s を有する。つまり、累算の対
象となる単位位相Δθ_s ’は、単位位相Δθよりも誤差
分大きな値をとる。

【００８２】

【数２５】 −Δε_s ＝Δθ−Δθ_s ’ ＝０．００００００００００１０００００ ‥‥‥（２５） 以上のように実数形式で得られたΔθ_s ’を、次式の整
数形式の単位位相δθ _s ’に変換する。

【００８３】

【数２６】 δθ_s ’＝Δθ_s ’×２⁸ ＝１０００１００ 同様に負の単位誤差−Δε_s を次式の整数形式の負の単
位誤差−δε_s に変換する。

【００８４】

【数２７】 −δε_s ＝−Δε_s ×２⁸ ＝０．００１０００００ ‥‥‥（２７） 図６は、数式１８に示す単位位相Δθの場合の負のキャ
リーによる補正方法を示す。図６（Ａ）は、単位位相Δ
θ_s ’と負の単位誤差−Δε_s を示す。構成ビット数１
７（＝ｊ）ビットの単位位相Δθに対して、単位位相Δ
θ_s ’と負の単位誤差−Δε_s は数式２５の関係を有す
る。

【００８５】図６（Ｂ）は、累算回数と負の累算誤差の
関係を示す。単位位相δθ_s ’の累算を行うと、同時に
負の単位誤差−δε_s が累算される。累算回数ｎ＝８に
おいて負のキャリーが１となり、それまでは負のキャリ
ーは生じない。つまり、累算回数ｎ＝８の時点で、単位
位相δθ_s ’から１を減算すればよい。

【００８６】数式２７に示される負の単位誤差−δε_s
は、次式のように書き換えることができる。

【００８７】

【数２８】−δε_s ＝２^-3 この時、補正用キャリーは、累算回数ｎ＝２³ （＝８）
×ｋのときに補正用キャリーＣＡ＝１を減算する。ただ
し、ｋは０以上の整数とする。

【００８８】図５に累算回数と負の補正用キャリーの関
係例を負のキャリーとして示す。数式１８に示す単位位
相Δθに対して、減算補正のために生成される負のキャ
リーを前述の加算補正のために生成されるキャリー１と
キャリー２の場合と比較して示す。

【００８９】累算回数ｎ＝１〜７では負のキャリーが０
であり、累算回数ｎ＝８では負のキャリーが１である。
つまり、８回の累算を行う間に１回だけ補正用キャリー
を減算するのみであり、キャリー１及びキャリー２の場
合に比較して小さな補正ですむ。

【００９０】図７に以上の減算補正によるキャリーの生
成例を、△印を結んだ一点鎖線で示す。各累算回数にお
けるキャリーの累算値を△印で示す。数式２４によりΔ
θ_s’を求める際に、四捨五入を行ったことにより、数
式２６のδθ_s ’は１が繰り上げられた形式となってい
る。

【００９１】つまり、端数を切り捨てることにより得ら
れる単位位相δθ’と四捨五入により得られる単位位相
δθ_s ’とは、次式の関係を有する。

【００９２】

【数２９】δθ_s ＝δθ’＋ＣＢ ここで、常用キャリーＣＢは、Δθの四捨五入により繰
り上がりがあれば１となり、繰り上がりがなければ０と
なる。

【００９３】累算回数ｎ＝１において、常用キャリーＣ
Ｂ＝１が加算される。そして、累算回数ｎ＝２において
も、常用キャリーＣＢ＝１が加算され、キャリー累算値
は２となる。以後、累算回数ｎ＝３〜７においても同様
に、各累算回数時に常用キャリーＣＢ＝１が加算され、
累算回数ｎの値とキャリー累算値の値は同じになる。

【００９４】したがって、累算回数ｎ＝７におけるキャ
リー累算値は７となる。累算回数ｎ＝８においては、常
用キャリーＣＢ＝１が加算されると共に補正用キャリー
である負のキャリー値の１が減算される。つまり、累算
回数ｎ＝８では、キャリー累算値が７となる。

【００９５】以上、位相を補正する方法として、キャリ
ーの加算によるものと、キャリーの減算によるものとを
説明した。この両方の方法を実現するための回路を次に
示す。

【００９６】図２は、キャリーの加減算補正による累算
位相演算回路を示すブロック回路図である。単位位相δ
θ’は、（ｉ＋１）ビットより構成されるディジタル信
号であり、累算位相演算回路の出力となる累算位相θの
ビット数はｉビットである。

【００９７】関数発生周波数ｆ_scとサンプリング周波数
ｆ_s が設定されると、数式５により単位位相Δθが求め
られる。単位位相Δθは、ビット数ｊにより表現される
位相信号である。ビット数ｊはビット数ｉよりも相当大
きな値である。

【００９８】ｊビットの単位位相Δθから、数式２１の
ように端数を切り捨てた（ｉ＋１）ビットで表現される
単位位相δθ’を求める。（ｉ＋１）ビットの単位位相
δθ’は、加算回路１１において、ゲート回路１２から
供給される常用キャリーＣＢと、反転回路１４から供給
される補正用キャリーＣＡとの加算が行われる。単位位
相δθ’はキャリーＣＡ，ＣＢと加算されることによ
り、補正された単位位相δθ”として、加算回路２に入
力される。加算回路２は、初期状態では、補正後の単位
位相δθ”と遅延回路３から出力される信号“０”との
加算を行う。

【００９９】加算回路２から出力された加算信号は、遅
延回路３に入力される。遅延回路３では、ｚ^-1を乗じて
ｚ変換を行うことにより入力信号系列に対して時間軸上
で１クロックだけ遅延させた信号系列を得る。回路全体
は同一のクロック信号ＣＬに応じて動作し、クロック信
号ＣＬにより時間軸上での信号系列が流れている。

【０１００】したがって、加算回路２から出力され、１
クロック遅延された信号系列がフィードバックされ、加
算回路２に入力される。加算回路２は、（ｉ＋１）ビッ
トで構成される前回までの累算位相信号と、（ｉ＋１）
ビットで構成される補正後の単位位相δθ”との加算を
行う。加算回路２は時間経過に伴い順次単位位相δθ”
の累算を行う。

【０１０１】遅延回路３から出力された遅延累算信号
は、加算回路２へフィードバックされると同時に、丸め
回路４に入力される。丸め回路４は、（ｉ＋１）ビット
の累算信号を受けて、四捨五入等により誤差を含んだ最
下位ビットの端数をなくし、必要とする精度のｉビット
信号に変換出力する。これにより、ｉビットの累算位相
θが得られる。

【０１０２】カウンタ回路６は、クロック信号ＣＬのパ
ルスをカウントする。つまり、所定の累算位相θを演算
出力するために累算演算を開始してから、単位位相δ
θ”が累算された回数をカウントする。

【０１０３】カウンタ回路６においてカウントされたカ
ウント値は、補正用キャリー発生器５に供給される。補
正用キャリー発生器５は、供給されたカウント値に応じ
て必要な補正用キャリー値を決定し、加算回路１１に供
給する。つまり、単位位相δθ”が累算された回数に応
じて、位相誤差を補正するための補正用キャリーＣＡを
生成出力する。

【０１０４】加減算選択信号ＳＥＬは、ゲート回路１２
及び反転回路１４に供給される。数式５により求められ
た単位位相Δθの上位から（ｉ＋２）ビット目のビット
をチェックする。１であれば減算補正を行うために加減
算選択信号ＳＥＬ＝（減算信号）とし、０であれば加算
補正を行うために加減算選択信号ＳＥＬ＝（加算信号）
とする。

【０１０５】常用キャリー発生器１３は、常用キャリー
ＣＢのための信号“１”を生成し、ゲート回路１２に出
力する。ゲート回路１２は、入力される加減算選択信号
ＳＥＬに応じて、常用キャリーＣＢを出力する。

【０１０６】加減算選択信号ＳＥＬ＝（減算信号）であ
れば、常用キャリーの加算が必要であるので、常用キャ
リー発生器１３から供給された信号を常用キャリーＣＢ
として、加算回路１１に供給する。また、加減算選択信
号ＳＥＬ＝（加算信号）であれば、常用キャリーの加算
は必要ないので、常用キャリーＣＢ＝０として、加算回
路１１に供給する。

【０１０７】補正用キャリー発生器５において、加算補
正を行う場合には、数式２０により単位位相Δθから単
位誤差Δεを求め、減算補正を行う場合には、数式２５
により単位位相Δθから負の単位誤差−Δε_s を求め
る。

【０１０８】加算補正の場合には、得られた単位誤差Δ
εからキャリー１又はキャリー２を生成する。減算補正
の場合には、得られた負の単位誤差−Δε_s から負のキ
ャリーを生成する。そして、生成されたキャリー１、キ
ャリー２又は負のキャリーを補正用キャリーとして反転
回路１４へ出力する。

【０１０９】反転回路１４は、入力される加減算選択信
号ＳＥＬに応じて補正用キャリー発生器５から供給され
る補正用キャリーの反転を行う。加減算選択信号ＳＥＬ
＝（加算信号）であれば、補正用キャリー発生器５から
供給された信号を反転せずに、そのまま加算回路１１に
出力する。また、加減算選択信号ＳＥＬ＝（減算信号）
であれば、補正用キャリー発生器５から供給された信号
をビット反転して、加算回路１１に出力する。

【０１１０】反転回路１４に入力された信号のビット反
転を行えば、正負符号が逆になった信号が出力される。
つまり、補正用キャリー発生器５において生成された補
正用キャリーは、加算補正の場合には単位位相δθ’と
の加算が行われ、減算補正の場合には単位位相δθ’と
の減算が行われることになる。

【０１１１】補正用キャリーＣＡと常用キャリーＣＢ
は、加算回路１１において単位位相δθ’と加算され、
補正された単位位相δθ”が生成される。そして、補正
後の単位位相δθ”が加算回路２において累算され、丸
め回路４にて丸め処理が行われた後に累算位相θが出力
される。

【０１１２】以上のように、単位位相δθ’のビット数
（ｉ＋１）を単位位相Δθのビット数ｊよりも小さくす
ることにより、加算回路２と遅延回路３は小さなビット
数（ｉ＋１）の信号処理ですむ。それにより、高精度の
累算位相θを求める処理時間を短くし、回路規模を小さ
くすることができる。

【０１１３】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組合わせ等が可能なことは当業者に
自明であろう。

【０１１４】

【発明の効果】構成ビットの少ない単位位相に対して補
正が行われた補正単位位相について累算演算を行うこと
により、ビット数の少ないディジタル信号処理により精
度の高い位相角を求めることができる。これにより、高
速な信号処理が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例による累算位相演算回路を示す
ブロック回路図である。

【図２】本発明の他の実施例による累算位相演算回路を
示すブロック回路図である。

【図３】単位位相Δθの補正方法を示す図表である。図
３（Ａ）は、単位位相δθ’と単位誤差δεを示す式で
あり、図３（Ｂ）は、累算回数と補正用キャリーの関係
をを示す図表である。

【図４】他の単位位相Δθの補正方法を示す図表であ
る。図４（Ａ）は、単位位相δθ’と単位誤差δεを示
す式であり、図４（Ｂ）は、累算回数と補正用キャリー
の関係を示す図表である。

【図５】３種類の補正方法についての累算回数と補正用
キャリーの関係を示す図表である。

【図６】負のキャリーによる補正方法を示す図表であ
る。図６（Ａ）は、単位位相Δθ _s ’と負の単位誤差−
Δε_s を示す式であり、図６（Ｂ）は、累算回数と負の
累算誤差の関係を示す図表である。

【図７】図５に示す３種類の補正方法についての累算回
数と補正用キャリーの関係を示すグラフである。

【図８】ｓｉｎ関数に対して行うサンプリングの例を示
す波形である。

【図９】ｘ−ｙ平面における累算位相θと単位位相Δθ
の関係を示す概略図である。

【図１０】従来技術による累算位相演算回路を示すブロ
ック回路図である。

【符号の説明】

１，２，１１ 加算回路 ３ 遅延回路 ４ 丸め回路 ５ 補正用キャリー発生器 ６ カウンタ回路 １２ ゲート回路 １３ 常用キャリー発生器 １４ 反転回路 ＣＬ クロック信号 ＣＡ 補正用キャリー ＣＢ 常用キャリー ＳＥＬ 加減算選択信号 θ 位相

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定精度の単位位相を累算する工程と、 累算回数に基づいて補正用キャリーを発生し、累算結果
   に加算する工程とを含む位相角発生方法。
2. 【請求項２】 所定精度の単位位相が累算される回数を
   カウントする計数手段（６）と、 前記計数手段がカウントした累算回数に基づいて補正用
   キャリーを生成する補正用キャリー生成手段（５）と、 前記補正用キャリー生成手段により補正用キャリーが生
   成された時には補正用キャリーを入力する単位位相に加
   算し、加算された補正単位位相を生成し、補正用キャリ
   ーが生成されない時は入力する単位位相をそのまま出力
   する加算手段（１）と、 前記加算手段より出力された位相を累算することにより
   所望の位相角を生成出力する累算器（２，３）とを有す
   る位相角発生回路。
3. 【請求項３】 前記補正用キャリー生成手段が生成され
   る補正用キャリーの正負符号を選択するための選択手段
   （１４）を有する請求項２記載の位相角発生回路。
4. 【請求項４】 さらに、一定の常用キャリー信号を生成
   する常用キャリー生成手段（１２，１３）を有し、前記
   加算手段が前記常用キャリー生成手段にて生成された常
   用キャリーと前記補正用キャリーと単位位相を加算する
   請求項２ないし３記載の位相角発生回路。