JPS5856181A - 補間演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は補間演算回路、さらに詳しく言えば、補間演算
における演算誤差を補正する回路を設けた補間演算回路
に関する。

ＬＡＰ等のパラメータ合成方式の音声合成装置において
は、フレーム周期毎に外部等から入力するデータをサン
プリング周期で直線補間を行なう補間装置を使用する。

このためにフレーム周期で入力するデータに対して、相
続いて入力する２つのデータとサンプリング周期とによ
り、各サンプリング周期毎の補間値全計算する演算回路
が必要となる。

直線補間においては、ある任意のフレーム内のｎ番目の
サンプリング周期の補間値Ｃｎは次式で与えられる。

ここにＦＤＩＩ　、　ＦＤ＋２は、それぞれ１つのフレ
ームの前および後で入力するデータ　２Ｎは該当ｌフレ
ーム周期中に存在するサンプリング周期の数であって、
例えば、Ｎ−８とすれば２Ｎ＝２５６となる。

いま、演算装置が１２ビツトの処理が可能であるとして
、上記（１）式の演算を行なって補間値ｃｎを得るもの
とする。

例えば、ＦＤ４１＝０００００００１００００ＦＤ十２
＝０００００００１１１１１　　、　　Ｎ＝８　　とす
ればＦＤす２−　ＦＤす１　　により作られる差分デー
タは００００００００１１１１となり、これｔ−１フレ
ームのサンプル周期数２Ｎで割った結果 となるが、上位１２ビツト（各ビットは０）ｔ−残して
、下位ビットは切捨てられるので、演算回路においては
Δ＝０として計算され、各補間値Ｃ１（ｎ二ｌ・・・・
・・す・２５６）はすべてＦＤす１に等しくなシ、ＦＤ
φ２には近づかない。すなわち補間誤差が生じ、直線性
が失なわれる。

上記（１）式に従って直線補間演算を演算回路によって
行なう場合、（１）弐における て、差□外データ（＝ＦＤ＋２−ＦＤφｌ）の下位ビッ
トのデータが切捨てられるため、補間誤差を生ずる。

上記はその一例である。

＠１図は、上記の直線補間が理想的に行なわれ＆場合ノ
ｆ−１ｇＦＤすｌ、ＦＤす２および各サンプリング周期
における補間値ＣＩ、ｃ２・・・・・・Ｃ２５４を示す
もので、ＦはフレームをＳ、、Ｓ２・・・・・・５２５
６はサンプリング周期を示す。ここに補間値ｃ、　、Ｃ
２・・・・・・Ｃ２Ｓ５１Ｃ２５６は、データ値ＦＤす
１より直線的に増加してＦＤφ２に到っている。しかし
、前に説明したような場合には、補間値ｃ１．ｃ２〜ｃ
２５６ＩＩｉスベテＦＤ＋１に等しくなり、補間誤差が
生じ、直線性が失なわれる。

上記のように従来の考え方に従って構成された補間演算
回路は゛上記のような補間誤差を生ずる欠点をもち１．
これを音声合成装置に使用すると合成音声に雑音が生ず
るおそれがある。

本発明は、このような補間演算回路の欠点を除去し、上
記の補間誤差を生じないようにすることを目的とする。

次に本発明の実施例を図面について説明する。

第２図は本発明を実施した補間演算回路の一例の構成を
示すブロック図である。図において、ＦＤは外部装置等
からフレーム周期で入力するデータ、ＳＵＢは減算器、
５ＥＬＦｉセレクタ、ＤＲは差分レジスタ、ＳＥは例え
ばサインエクステンション回路として構成された除算器
、ＡＤＩは補間用加算器、。

ＩＮＲは補間レジスタ、Ｃｎは補間出力端を示す。

なお、ＣＰは補正回路であって、本実施例では加算器Ａ
Ｄｚと補正レジスタＣＲで構成される。

第３図は第２図の補間演算回路における、フレーム周期
の入力データＦＤ　（ＦＤ÷１．ＦＤす２〜）と補間出
力Ｃ’ｎ、Ｃｎとのタイミング関係を示す図である。

第２図の実施例においては、入力データＦＤ　ｊ？よび
補間出力ＣｎはＬビットのデータであるとし、入力デー
タＦＤの入力する１つのフレーム周期に対して例えば２
５６　（＝　２’）個のサンプリング周期が割当てられ
、１つのフレーム周期中の２５６個のサンプリング周期
にそれぞれ１個の補間出力Ｏｎ　（ｎ＝１．２〜２５６
）を生ずるものとする。

さて、第２図に示す実施例の動作を説明する。

いま、第２図の補間演算回路は初期状態にあって、各レ
ジスタＤＲ，ＩＮＲ，ＣＲはすべて空（Ｏ′）の状態に
あるとする。

第３図に示すように、時点ｔ１において、入力データＦ
ＤとしてＦＤ＋１が入力したとする。

減算器ＳＵＢにおいて入力データＦＤφｌから補間レジ
スタＩＮＨの内容（このときは０）が減算され、セレク
タＳＥＬを経て差分レジスタＤＲに格納される。この場
合補間レジスタＩＮＲの内容ｌｌ１Ｏであるので、差分
レジスタＤＲには入力データＦＤφ１がそのまま差分デ
ータとして格納される。サンプリング周期で、差分レジ
スタＤＲの内容が読み出され、その読出しデータは一方
ではセレクタＳ］ｉＬ’ｅ経て差分レジス、りＤＲに再
び格納され、次の入力データＦＤ　（この場合ＦＤ＋２
　’）がこの補間演算回路に入力されるまで、上記を繰
返し、その内容を保持する。差分レジスタＤＲよりの読
出しデータは他方では、サイン・エクステンション回路
として構成された除算器ＳＦに入力し、１フレ一ム周期
中のサンプリング周期の数、すなわち２５６で除算が行
なわれる。この除算はサイン・エクステンシヨンすなわ
ちデータの符号を現わす最上位のビットを除数の、２を
底とする対数（除数が２Ｎのとき、Ｎ）だけ上位に付加
することにより行なう。この際、大端Ｇにこの付加すべ
き数を指定する信号を入力させる。従って、この場合除
数が２５６　（＝４”）であり、データが正でサインビ
ットがＯであれば、上位ＫＯが８個付加されて、その桁
数（ビット数）は（１２＋８＝）２０となるが、上位Ｕ
ビットが使用され、下位８ビツトは切捨（られる。この
ようにして得られた商Δ’　（＝　ＦＤφｌ／２０）　
　は補間用加算器ＡＩｈの入力端Ａに入力し、補間レジ
スタＩＮＲから読出され、同じく入力端Ｂに入力するデ
ータ（この場合Ｏ）に加算され、和出力端Σより出力し
、補間値Ｃ’＋とじて端子Ｃｎに出力する。一方、この
出力Ｃ’＋は補間レジスタＩＮＨに入力し、その内容を
Ｃ′１に書替える。

次のサンプリング周期において、上記と同様な動作を行
ない、補間値Ｃ’２　（＝　Ｃ’＋十Δ′）を端子Ｃｎ
に出力し、かつ、補間レジスタＩＮＨの内容をｃ′２に
書替える。

上記の動作を繰返し、サンプリング周期毎に逐次補間値
Ｃ’１１（＝Ｏ−１−ｎΔ’Ｉ　　ｎ＝１．２〜２５ｇ
）を出力する。

上記において、除算器ＢＫにおいて除算を行なったとき
切捨てられた８ビツトは、差分レジスタＤＲに格納され
ているデータの最下位の８ビツトに相当する。

前記の除算において切捨てられるこの下位８ビツトのデ
ータは補正回路ＣＰにより監視され、該データの大きさ
に応じた傾度でしかも一定の間隔で上記の逐次に得られ
る補間値にｌｔ−加算することにより、補間誤差を補正
する。

本実施例においては、補正回路ＣＰは加算器ＡＤ２と補
正レジスタＣＲより構成され、上記８ビツト・データを
サンプリング周期毎に累積加算してゆき、桁上げ出力を
生じたとき補間値にｌｔ加算して演算誤差を補正する。

この場合８ビツト・データの大きさに応じて桁上げ出力
の発生する頻度が定まる。

差分レジスタＤＲから差分データが読出されると、この
うちの切捨てられる下位８ビツトのデータは、分岐して
加算器ＡＤ２の入力端Ｂに入り、補正レジスタＣＲから
読出されて入力端Ａに入力しているデータと加算され、
その結果得られた和は和出力端子Σより補正レジスタＣ
Ｒに入力しここに格納される。この動作はサンプリング
周期毎に、前記の補間値Ｃ’ｎ’を演算する処理と同期
的に行なわれる。このようＫして、切捨てられた８ビツ
トのデータはサンプリング周期毎に加算され、桁上げ出
力、すなわち、上記１ビツトの最上位桁から桁上げ出力
を生ずると、加算器ＡＤ２の桁上げ出力端子Ｃｏに出力
を生じ、これが補間用加算器ＡＩｈの桁上げ入力端子Ｃ
しに入力し、該加算器ＡＤＩにおいて入力端Ａ、Ｂより
の入力データの和にさらにｌが加算される。このように
して、下位の８ビツトを切捨てることにより生ずる誤差
を補正する。

上記において、タイミングｔ２において補間値Ｃ’２５
４を送出するとき、外部装置等より新らたなデータＦＤ
φ２が入力する。このとき補間レジスタＩＮＨの内容は
補間値Ｃ’２Ｓ４であるが、データＦＤφ、に等しくな
っている。

新しいデータＦＤ÷２の入力により、減算器ＳＵＢにお
いてデータＦＤφ２より補間レジスタＩＮＨの内容（＝
ＰＤす１）が減算され差分（ＦＤす２−　ＦＤす１）と
して、セレクタＢＥＬｔ−経て、差分レジスタＤＲに入
力する。この補間演算回路は前記と全く同様な動作を行
ない、データＦＤｚ１とＦＤ＋２とを補間する補間値 をサンプリング周期毎に発生する。

いま、前記した ＦＤ＋１　＝”　０００００００１０００ＧＦＤす２　
：　　０００００００１１１１１の場合を例に説明する
。ｌフレーム周期中のサンプリング周期の数Ｑ２５６（
＝２”）とすれば、ットとする）は０となり、データＦ
Ｄ＋ｌとＦ　Ｄ　４２との間の補間値Ｃｎ　（”　ＦＤ
４．＋　ｎΔ、　ｎ＝　１．２〜２５６　）はΔ＝０で
あるため全べてＦＤ４１に等しくなることとなるが、本
発明により設けられた補正回路ＣＰにより補正される。

すなわち、差分レジスタＤＲの内容は ＦＤす２　−ＦＤす１　＝　　ＯＯＯ’０ＯＯ００１１
１１であるが、その下位の８ピツ）　　００００１１１
１　ｉｊサンプル周期毎に補正回路ＣＰに送られ、累積
加算される。そのため、１ｘ　２’＋　２　（＝１８　
）、　２ｘ２’＋２（＝３４）　、　３Ｘ２’＋２　（
＝５０）〜ｔｓ　Ｘ　２’＋　２　（＝２４２）番目（
全部で１５ある）のサンプリング周期において、補正回
路ＣＰの加算器ＡＤ２は桁上げ出力を発生し、これが補
間用加算器ＡＤ１の桁上げ入力端Ｃ１に送られ、該サン
プリング周期に対応する補間出力Ｃｎ　（ｎ　＝　１８
　、　３４．〜２４２　）にそれぞれ１が加算される。

上記から容易に理解し得るように、補間出力の２’（＝
１６）個おきの頻度で１づつ加算され、データＦＤ４１
よりＦＤ４２までの補間値Ｃ１〜Ｃ２５４において補間
値Ｃ２５６はＣ１に比して１５（２進表示で１１１１）
増加する。これは差分ＦＤ＋２−ＦＤ＋１の下位ピッ）
　１１１１と一致する。従って、補間値Ｃ２４２〜Ｃ２
５６はデータＦＤす２と等しくなる。

なお、上記の切捨てられる８ビツトデータの大きさに応
じて、補間値に１を加算する頻度とその間隔は異なって
くる。例えば上記８ビツト・データが１１１１１１１１
の場合はサンプリング周期毎に補間値に１が加算され、
また、ｏｏｏｏｏｏｏｏの場合はＦＤ４１　＝　ＦＤ◆
２　であるので補間値への１の加算は行なわれない。

上記のように、本発明によシ、補正回路ＣＰを設けるこ
とにより、補間演算の誤差をよく補正し、正しい直線補
間値を得ることができる。また差分データが正でも負で
も同様に演算ができる。

本発明は、上記実施例に限定されるものではなく、その
技術的範囲内で種々の変形が可能である。

１フレ一ム周期中のサンプリング周期の数、取扱うデー
タのビット数等は上記実施例に示されたもく、複数種類
のデータを時分割多重化して入力させ、対応する補間値
も時分割的に取り出すようにすることもできる。この場
合は、各レジスタの容量を取扱うデータに対応して増減
させればよい。

また、上記実施例では補正回路ＣＰを累積加算によって
実現したが、これに限らず例えば計数回路によって実現
することも可能である。

本発明は上記のように構成されているので、外部装置等
からフレーム周期で入力するデータを受信し、フレーム
の前および後で受信し九データをサンプリング周期で直
線補間する場合、補間の直線性を失うことなく、補間演
算誤差をなくすことができる効果がある。なお本発明に
よる補間演算回路を音声合成装置に適用することにより
、雑音の少ない音声の合成が可能となる利点がある。

【図面の簡単な説明】

第１図は理想的な直線補間の原理の説明図、第２図は本
発明の一実施例の接続構成を示すブロック図、第３図は
第２図の実施例における外部装置等からのデータ入力と
補間値の出力とのタインング関係を示す図である。 Ｆ’Ｄ・・・入力データ、５ｔＪＢ・・・減算回路、Ｓ
ＥＬ・・・セレクタ、ＤＲ・・・差分レジスタ、ＳＥ・
・・サイン・エクステンショ′ン回路として構成された
除算回路、ＡＩｈ。 ＡＤ２・・・加算回路、ＩＮＲ・・・補間レジスタ、Ｃ
Ｒ・・・補正レジお夕、Ｃｎ・・・補間出力端、ＣＰ・
・・補正回路。 特許出願人　富士通株式会社

Claims (1)

【特許請求の範囲】
1. 外部装置等からフレーム周期で入力するデータを受信し
   、相続いて入力した２つの上記データをサンプリング周
   期で直線補間する装置において、上記の相続いて入力し
   た２つのデータのうちの後で入力したデータから前に入
   力したデータを減算して差分データを得るための減算器
   と、上記差分データを１フレ一ム周期中のサンプリング
   周期の数で除算する除算器と、該除算器における除算結
   果を上記の前に入力したデータにサンプリング周期毎に
   逐次加算して補間値を逐次に得るための補間用加算器と
   を具備し、さらに、上前除算において切捨てられた上記
   差分データの下位ビット群よりなるデータを監視し、該
   データの大きさに応じた頻度でしかも一定の間隔で上記
   の逐次に得られる補間値にｌｔ−加算するよう構成され
   た補正回路を設けたことを特徴とする補間演算回路。