KR100433113B1

KR100433113B1 - 보간기

Info

Publication number: KR100433113B1
Application number: KR1019960022735A
Authority: KR
Inventors: 칼 피터슨 에릭
Original assignee: 톰슨 콘슈머 일렉트로닉스, 인코포레이티드
Priority date: 1995-06-29
Filing date: 1996-06-21
Publication date: 2004-09-04
Also published as: DE69623871T2; KR970004332A; EP0751618B1; EP0751618A1; CN1110135C; US5694345A; CN1141535A; MX9602531A; DE69623871D1; JPH0934604A

Abstract

보간 필터는 감산기(14), 가중 회로(15) 및 가산기(22)를 포함하고, 이 감산기는 인접한 원래의 샘플들의 차이들을 형성하도록 조건 설정되고, 가중 회로는 차이들에 소정값으로 가중치 부여한다. 가산기는 a) 원래의 샘플을 통과시키고, b) 원래의 샘플에 가중 차이(20)를 부가하고, c) 연속적인 샘플들을 형성하기 위해 가중 차이를 미리 생성된(18,22,24) 샘플에 연속적으로 가산하도록 배열된다(18).

Description

보간기

본 발명은 샘플링된 신호의 다른 샘플들 사이에 샘플들을 생성하기 위한 보간 장치에 관한 것이다.

현재 다른 많은 보간 설계가 공지되어 있으나, 전형적으로 3가지의 형태로 분류된다. 제 1의 형태는, 출력에 가중 유한 임펄스 응답의 FIR 필터의 형태이며, 필터내에서 틈새(interstitial) 샘플값을 생성하기 위해 다수의 연속적으로 지연된 샘플들이 가중치 부여되고 가산된다. 제 2의 형태는 전형적으로 두개의 인접한 원래의 샘플값을 상보 방법으로 가중치 부여하고, 새로운 샘플값을 생성하기 위해 가중값을 가산한다. 예컨대, 두 개의 원래 샘플값이 S1 및 S2로 지정되고 S1과 S2사이에 세 개의 보간된 값들의 삽입이 희망되면, S1,Sa,Sb,Sc,S2의 일련의 값을 생성하도록 다음과 같은 함수가 연속적으로 연산되며, 여기서 Sa,Sb,Sc는 다음의 식에 따라 생성된 틈새값이다:

값 Sa,Sb,Sc를 생성하기 위해서는 장치가 가변 가중치 부여를 실행할 수 있어야 하며, 이 기능은 보간 장치를 상당히 복잡하게 할 수 있다는 것에 주목해야 한다.

보간 필터의 제 3의 형태는 전형적으로 원래의 인접 샘플들 사이의 차이를 결정하고, 이 차이에 가중치 부여하여 가중 차이를 선행하는 샘플에 부가한다. 이 경우에, 알고리즘은 다음의 식에 따라 수행된다:

여기서, K는 가변 스케일 팩터이다. S1,Sa,Sb,Sc,S2의 샘플 순서가 형성되면, 틈새값(Sa,Sb,Sc)은 다음 식에 따라 생성된다:

이 형태의 보간 필터는, 전체 보간 장치를 상당히 복잡하게 할 수 있는 가변 가중치 부여 장치를 요구한다.

본 발명에 따른 보간 필터는 감산기, 가중 회로 및 가산기를 포함한다. 감산기는 원래의 인접 샘플들의 차이를 생성하도록 조건 설정된다. 가중 회로는 차이에 소정값으로 가중치 부여한다. 가산기는 a)원래의 샘플을 통과시키고, b)가중 차이를 원래의 샘플에 부가하고, c) 연속적인 샘플들을 생성하기 위해 이전에 생성된 샘플에 가중 샘플을 연속적으로 부가하기 위해 설치된다.

제 1도 및 제 2도를 참조하면, 샘플링된 신호(데이타 입력)는 D-형 플립 플롭 또는 D-래치(10)에 인가된다. 샘플들은 클럭 신호(Φ1)에 의해 규정되는 소정의 레이트(f_S)에 동기하여 발생한다고 가정한다. 입력 샘플들은 박스들(S1,S2 및 S3)로 도시된 기간에 대해 유효하다.

D-래치(10)의 출력은 D-래치(12)의 입력에 결합된다. D-래치(10,12)의 출력 단자는, D-래치(10,12)에 저장된 연속적인 샘플값들의 차이를 생성하는 감산기(14)에 인가된다. 차이는 가중 회로(15)에 인가되고, 이 회로는 각 차이에 값(K)만큼 가중치 부여한다. 가중치가 1/2ⁿ과 같은 2진 분수라면, 가중 회로는 차이의 각 비트를 하위 비트 위치로 이동시키기 위한 단순한 비트-시프터(bit-shifter)일 수 있다. 또는, 스케일 팩터가 2진 분수의 합과 동등하면, 가중 회로는 비트-시프터 및 가산 회로의 형태일 수 있다. 가중 회로는 각 어드레스 위치에서 원하는 가중치 계수에 의해 가중 어드레스값에 상응하는 값을 갖는 프로그래밍된 메모리와 같은 다른 형태를 취할 수도 있다. 가중치 부여 장치로서 메모리를 사용하는 다른 장치에 있어서, 각 차이값의 상위의 비트만이 사전 프로그래밍된 메모리에 인가되는 어드레스값으로 사용될 수 있다. 가중 회로로서 프로그래밍된 메모리 사용의 장점은 다른 응용에 대한 다른 가중치 계수를 제공하기 위해 쉽게 프로그래밍될 수 있다는 것이다.

가중 회로(15)로부터의 가중 차이들은 클럭 신호(Φ2)에 응답하여, D-래치(16)에 저장된다. 클럭 신호(Φ2)는 클럭 신호(Φ1)와 동일한 레이트로 발생되고, 이 예에 있어서는 멀티플렉서(18,20)의 다른 회로를 구동하는데 사용될 수 있도록 시간이 맞추어졌다.

D-래치(12)로부터의 샘플값들은 멀티플렉서(18)의 한 입력에 인가되고, 가산기(22)로부터의 피드백 신호가 멀티플렉서(18)의 제 2 입력에 인가된다. 멀티플렉서(18)의 출력은 가산기(22)의 한 입력 포트에 결합된다. D-래치(16)로부터의 샘플값은 멀티플렉서(20)의 제 1 입력 포트에 인가되고, 0의 값이 멀티플렉서(20)의 제 2 입력 포트에 인가된다. 멀티플렉서(20)의 출력 포트는 가산기(22)의 제 2 입력 포트에 결합된다. 가산기(22)의 출력 포트는 클럭 신호(Φ3)에 의해 구동되는 D-래치(24)에 인가되고, 이 클럭 신호는 도시된 예에서 클럭 신호(Φ1)의 레이트의 4배의 레이트를 갖는다. 이 클럭 구성은 세 개의 보간된 샘플을 원래의 각 샘플들사이에 삽입시킬 수 있게 한다. D-래치(24)의 출력 포트는 샘플링된 출력신호와 멀티플렉서(18)로의 피드백 신호를 제공한다.

멀티플렉서(18)가 D-래치(12)로부터의 샘플을 가산기(22)의 입력에 인가하도록 조건 설정되면, 가산 회로는 단순한 피드-포워드 가산기로 동작한다. 대안으로, 멀티플렉서(18)가 가산기(22)의 입력에 피드백 신호를 인가하도록 조건 설정되었다면, 가산 회로는 이전의 합에 멀티플렉서(20)로부터의 가산기의 다른 입력에 가해지는 값을 연속적으로 부가하는 누산기(Accumulator)로서 동작한다.

입력 샘플의 스트림이 다음의 샘플로 구성된다고 가정하면,

대표적인 출력 샘플 시퀀스는 다음과 같이 구성된다;

D₂₁및 D₃₂는 S2-S1 및 S3-S2의 차이에 각각 상응한다. 시퀀스를 생성하는데 있어서, K값은 상수로 유지된다. K의 배수는 이전에 생성된 샘플에 차이(D_ij)를 연속적으로 부가함으로써 얻어진다.

제 1도에서 장치의 동작은 원래의 입력 샘플마다 4개의 출력 샘플을 제공하는 시스템으로 설명될 수 있다. 이 예에 있어서, 모든 D-래치들은 포지티브-에지 트리거 된다고 가정한다. 즉, 각 D-래치의 입력에서의 값은 자체의 클럭 입력 단자에 인가되는 클럭 신호의 양의 천이가 발생할 때 래치에 로드된다. D-래치(10, 12)는 둘 다 클럭 신호(Φ1)에 의해 동작된다. 시간(T1,T3,T9)에서 샘플(S1,S2,S3)은 D-래치(12)에 클럭된다고 가정한다. 동시에 샘플(S2,S3,S4)은 D-래치(10)에 클럭된다. 각 샘플은 클럭 신호(Φ1)의 전체 기간동안 D-래치(10,12)에 잔류하게 된다.

시간(T2, T8)에서 유효한 가중 차이((S2-S1)K, (S3-S2)K)는 가중 회로(15)의 출력 포트에 출력되고, 샘플값(S1,S2)은 각각 D-래치(12)의 출력 포트에서 출력된다. 시간(T2)에서 클럭 신호(Φ2)는 스케일된 차이값((S2-S1)K)을 D-래치(16)에 래치시키고, 이 값은 시간(T8)까지 D-래치(16)의 출력 포트에서 유효하다. 역시 시간(T2)에서, 클럭 신호(Φ2)는 멀티플렉서(18)가 D-래치(12)로부터의 샘플(S1)을 가산기(22)의 한 입력 포트에 결합시키도록 조건 설정하고, 가산기(22)의 다른 입력 포트에 0의 값을 결합시키도록 조건 설정한다. 가산기(22)는 S1 + 0 = S1의 합을 출력하고, 이는 시간(T3)에서 D-래치(24)에 래치된다.

시간(T4)에서, 클럭 신호(Φ2)는 멀티플렉서(18)가 D-래치(24)로부터의 피드백을 가산기(22)의 한 입력에 결합하도록 조건 설정하고, 멀티플렉서(20)가 D-래치(16)로부터의 값((S2-S12)K)을 가산기(22)의 다른 입력 포트에 인가하도록 조건 설정한다. 가산기(22)는 S1a = S1 +(S2-S1)K의 합을 제공하고, 이 합은 시간(T5)에 D-래치(24)에 저장되고, 그 시퀀스에 있어서의 제 2 샘플로서 출력된다. 시간(T6)에 값((S1+(S2-S1)K)은 멀티플렉서(18)에 의해 가산기(22)의 한 입력 포트에 결합되고, 값((S2-S1)K)은 다시 멀티플렉서(20)에 의해 가산기(22)의 다른 입력 포트에 인가된다. 가산기(22)는 S1b = S1 +2(S2-S1)K의 합을 생성시키고, 이는 시간(T6)에 D-래치에 로드되고, 그 시퀀스에 있어서의 제 3의 값으로 출력된다.이 합은 멀티플렉서(18)에 의해 가산기의 입력에 인가되고, D-래치(16)로부터의 값((S2-S1)K)은 멀티플렉서(20)에 의해 가산기(22)의 다른 입력 포트에 가해진다. 가산기(22)는 S1c = S1 +3(S2-S1)K의 합을 생성시키고, 이는 시간(T7)에 D-래치(24)에 로드되고, 그 시퀀스에 있어서의 제 4의 샘플로 출력된다. 시간(T8)에 클럭신호(Φ2)는 멀티플렉서(18,20)를 절환시켜, D-래치(12)내의 0의 값을 각각 가산기(22)의 두개의 입력 포트에 인가하고, 4개 샘플의 새로운 시퀀스를 시작한다. 이제 D-래치(12)내의 값은 시간(T5)에 D-래치(12)에 로드된 S2가 되고, D-래치(16)내의 값은 시간(T)에서 로드된 (S3-S2)가 된다. 가산기(22)는 시간(T9)에 신호 샘플 스트림에서 제 5의 샘플로 D-래치(24)에 저장된 S2의 합을 생성한다. 출력 신호 시퀀스는 다음과 같다.

상기 예에 대한 K의 값은 4:1 로의 선형 보간 업샘플링(upsampling)에 대해서는 1/4이다. 한 개의 원래의 샘플마다 N개의 샘플이 제공되는 다른 시스템에 있어서, K값은 1/N이 되고, 통상적으로 상수이다. 일반화된 샘플의 시퀀스는 다음의 형태가 된다:

제 1도의 장치는 소자(26)로부터 K값을 변화시키기 위한 가변 제어 신호를 포함한다. 그러나, 이 시스템에 있어서, 이 같은 변화들은 샘플 사이에서 일어나지 않고, 원래의 샘플사이에서 생성되는 틈새 샘플의 수를 변화시키기 위해 시스템을재구성하기 위해서만 발생한다고 추정된다.

당업자는 멀티플렉서(20)의 기능이 가중 차이를 가산기에 결합시키기 위해 AND 게이트에 의해 수행될 수 있음을 알 수 있을 것이다. 이 예에서 AND 게이트는 클럭(Φ2)의 논리적으로 역인 신호의 값을 통과시킬 수 있다. 덧붙여 멀티플렉서의 제어는 예컨대 Φ2 와 유사한 주파수지만 약간 다른 타이밍 또는 위상의 신호, 및/또는 다른 주파수의 클럭 신호(Φ2)가 아닌 신호에 의해, 이루어질 수 있다. 이는 제 1도에서 소자(26)와 멀티플렉서(20)사이의 파선 화살표로 제시되었다.

제 3도 및 제 4도를 참조하여, 보간기의 다른 구성이 설명된다. 제 3도 및 제 4도에서 제 1도 및 제 2도와 각기 유사하거나 유사한 기능을 수행하는 소자들은 유사한 숫자로 도시되었다. 제 1도에서와 같이, 소자(10-16)는 샘플의 차이를 생성하지만, D-래치(16)에 래치되는 각 차이는 클럭 신호(Φ_S)에 대응한다. D-래치(16)의 출력 포트는 가산기(40)의 한 입력 포트에 직접 결합된다. 가산기(40)는, 클럭 신호(Φ₃)에 의해 구동되는 D-래치(44)의 이 예에서 한 샘플 기간의 지연 소자를 통해 자신의 출력 포트를 자신의 제 2 입력 포트에 결합시키는 누산기로 구성된다. 멀티플렉서(42)는 누산기 값을 리세트 할 목적으로 가산기(40)의 출력 포트와 지연 소자(44)의 입력 포트사이에 삽입된다. 리세트 값은 D-래치(12)로부터 멀티플렉서(42)의 제 2 입력 단자에 인가된다. 클럭 신호(Φ_M)는 D-래치(44)를 리세트하고 멀티플렉서(42)를 제어하기 위해 제공된다. 멀티플렉서가 그 입력 포트를 "0"으로 조건 설정하기 전에, D-래치가 멀티플렉서의 입력 포트 "1"에 의해 제공된값을 로드할 수 있도록, D-래치와 멀티플렉서사이의 클럭 신호에 약간의 지연이 제공된다.

본 실시예의 이 예에 있어서, 클럭 신호는 지연 소자(44)(D-래치(44))를 특별한 샘플값, 이 예에서는 S1이 발생할 때까지 리세트로 유지한다. 샘플(S1)이 D-래치(12)에서 유효할 때, 클럭 신호(Φ_M)는 시간(T3)직전에 하이로 되어, D-래치(44)의 리세트 제어를 해제한다. 시간(T3)에 샘플(S1)은 D-래치(44)에 래치되고, 출력 시퀀스에서 제1 출력 샘플로서 제공된다. 시간(T3)직후, 지연된 신호(Φ_M)는 멀티플렉서(42)가 가산기(40)의 출력을 D-래치(44)의 D 입력 포트에 결합하도록 조건 설정하고, 이에 의해 누산기 구성에서 가산기를 배열한다. 멀티플렉서는 무기한으로 이 상태를 유지할 수 있다.

제 1도의 예에서와 같이, 제 4도의 파형들은, 원래의 샘플의 각 쌍 사이에 세 개의 틈새 샘플을 보간하기 위한 시스템에 상응하는 제 3도의 장치에 인가된다. 가중치 계수(K)는 1/4이다. 시간(T3)에서, 누산기는 샘플(S1)의 값으로 설정된다. 이 후에 누산기는, 입력 샘플 레이트의 4배의 샘플 레이트를 갖는 출력 샘플 순서를 제공하기 위해, 클럭 신호(Φ₃)에 응답하여, D-래치(16)에 의해 제공된 가중 차이를 이전의 합에 연속적으로 더한다. 샘플의 각 쌍에 대해, 쌍 사이의 차이는 4 번 누산된다. 제 4의 누산시에 각 샘플 쌍의 제 2 샘플이 생성된다. 예컨대 S1 + 4(S2-S1)(1/4) = S1+S2 - S1 + S2 가 됨을 주목해야 한다. 따라서 원래의 각 샘플값에 대해 누산기를 리세트할 필요는 없고, 가산기는 차이값을 가산하는 누산기로서 연속적으로 동작한다. 차이값들은 입력 샘플 레이트에 따라 변하지만, 가중 계수는 일정하게 유지된다. 입력 샘플마다의 샘플들의 수는 입력 샘플 레이트와 클럭 신호(Φ₃)의 레이트 사이의 차이 사이에서 결정된다. 클럭 신호(Φ₃)가 입력 샘플 레이트의 R배이면, R배 샘플 레이트의 상향-변환을 적용함으로써, 가중 계수는 1/R로 된다.

그러나, 에러가 잘해야 원래 샘플의 쌍 사이에서 생성된 틈새 샘플에 대해서만 전달될 수 있는 제 1도의 장치의 경우와는 다르게, 제 3도의 장치에서 생성된 에러는 많은 수의 샘플에 대해 전달될 수 있음을 알아야 한다.

다른 실시예에 있어서, 제 3도의 D-래치(44)와 멀티플렉서(42)는 독립적으로 제어될 수 있다. 멀티플렉서(42)는 각기 새로운 샘플값으로 누산기를 리세트시키기 위해 제 4도에서의 클럭 신호(Φ₅)와 유사한 클럭 펄스로 제어될 수 있다. 이 장치는 제 1도와 비교하여 필요한 회로를 줄일 수 있고, 제 1도의 실시예에 대한 장점을 포함한다.

제 1도는 본 발명을 구체화하는 보간기의 블록도

제 2도는 제 1도의 장치에 인가되는, 본 발명의 동작 설명에 유용한 클럭 신호 파형도를 도시하는 도면.

제 3도는 본 발명을 구체화하는 다른 보간기의 블록도.

제 4도는 제 3도의 장치에 인가되는, 본 발명의 동작 설명에 유용한 클럭 신호 파형도를 도시하는 도면.

* 도면의 주요부분에 대한 부호의 설명 *

10,12,16,24,44 : D-래치 18,20 : 멀티플렉서

14 : 감산기 15 : 가중 회로

22 : 가산기 Φ1,Φ2,Φ3 : 클럭 신호

S1,S2,S3 : 데이타 샘플

Claims

보간기에 있어서,

입력 샘플들의 공급원(source)과;

두 개의 입력 샘플들을 동시에 공급하도록 배열된 지연 회로와;

상기 두 개의 입력 샘플들을 수신하도록 결합된 제 1 및 제 2 입력 포트들을 갖는 감산기와;

보간된 샘플을 생성하기 위해 상기 감산기에 의해 제공된 가중 차이를 상기 두 개의 입력 샘플들 중 하나에 가산하도록 조건 설정되고, 추가의 보간된 샘플을 생성하기 위해 상기 가중 차이를 상기 보간된 샘플에 가산하도록 조건 설정된 가산 회로를 포함하고,

상기 가산 회로는,

제 1 및 제 2 입력 포트들과 출력 포트를 갖는 가산기와;

상기 가산기의 상기 제 1 입력 포트에 결합된 출력 포트를 가지며, 상기 가산기의 상기 출력 포트에 결합된 제 1 입력 포트를 가지며, 상기 지연 회로에 결합된 제 2 입력 포트를 갖는 멀티플렉서와;

상기 가산기의 상기 제2 입력 포트에 결합된 출력 포트를 가지며, 상기 감산기에 결합된 입력 포트를 가지며, 차이 신호 또는 제로값을 상기 가산기에 결합하도록 조건 설정된 추가 회로를 포함하는 것을 특징으로 하는 보간기.
제 1 항에 있어서,

상기 추가 회로는 추가 멀티플렉서(20)를 포함하는 것을 특징으로 하는 보간기.
제 1 항에 있어서,

상기 추가 회로는 AND 게이트를 포함하는 것을 특징으로 하는 보간기.
제 1 항에 있어서,

상기 감산기는 상기 감산기에 의해 제공된 차이들의 분수값을 생성하기 위해 가중 회로(15)를 포함하는 것을 특징으로 하는 보간기.
제 4 항에 있어서,

상기 가중 회로와 상기 추가 회로 사이에 결합된 래치(16)를 더 포함하는 것을 특징으로 하는 보간기.
제 1 항에 있어서,

상기 감산기와 상기 가산 회로 사이에 결합된 래치(16)를 더 포함하는 것을 특징으로 하는 보간기.
제 1 항에 있어서,

상기 가산기의 상기 출력 포트와 상기 멀티플렉서의 상기 제 1 입력 포트 사이에 결합된 래치(24)를 더 포함하는 것을 특징으로 하는 보간기.