JPS59161115A - 非巡回型デイジタルフイルタ - Google Patents
非巡回型デイジタルフイルタInfo
- Publication number
- JPS59161115A JPS59161115A JP3462083A JP3462083A JPS59161115A JP S59161115 A JPS59161115 A JP S59161115A JP 3462083 A JP3462083 A JP 3462083A JP 3462083 A JP3462083 A JP 3462083A JP S59161115 A JPS59161115 A JP S59161115A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- tap
- digital filter
- stage
- taps
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、ＲＡＭ （ランダムアクセスメモリ）、ＲＯ
Ｍ （読み出し専用メモリ）、乗算器、累算器、および
それらを相互に接続するデータ・ノ々スより構成され、
あらかじめその制御手順を定めたプログラムによ多動作
するシグナルプロセッサを用いた処理速度の速い非巡回
型（トランスバーサル型）ディジタルフィルタに関する
ものである。
Ｍ （読み出し専用メモリ）、乗算器、累算器、および
それらを相互に接続するデータ・ノ々スより構成され、
あらかじめその制御手順を定めたプログラムによ多動作
するシグナルプロセッサを用いた処理速度の速い非巡回
型（トランスバーサル型）ディジタルフィルタに関する
ものである。
（従来技術）
第１図は従来のシグナルプロセッサにより構成した非巡
回型ディジタルフィルタ（以下、単にディジタルフィル
タと云う）の−構成例を示すもので、入力サンプル周期
に対して出力サンプル周期がＭ倍（但し、Ｍの値は２以
上の自然数）であって、単位遅延素子がＮタップ長の構
成である。図中、ＩＮは入力端子、ＯＵＴは出力端子、
Ｔｓは入力サン、′プル周期、ＭＴ８は出力サンプル周
期であって、前 ４記入力サンプル周期ＴＢに対してＭ
倍のサンプリング周期を有している。又、ＳＷｌおよび
ｓｗ２は各々、前記Ｔ、およびＭＴｓの周期で入力信号
をサンプルするスイッチであり１． ’ｒ！ｊ Ｔ２
ｍ・・・、 ＴＮはレジスタ等を用いて成る単位遅延素
子の遅延タップでＮ個が順に接続されている。Ｃ１ｅＣ
２ｍ・・・、 ＣＮはあらかじめ与えられた値を発生す
るタップ係数器、１１は前記遅延タップ’ｒ、 ｙ ’
ｒ２．・・・、 ＴＮに対応してその出力側に接続され
、タップ係数器ＣＩ＋Ｃ２ｐ・・・、 ＣＮからの値を
乗算する乗算器、１２は前記乗算器１１からの出力を累
算する累算器である。
回型ディジタルフィルタ（以下、単にディジタルフィル
タと云う）の−構成例を示すもので、入力サンプル周期
に対して出力サンプル周期がＭ倍（但し、Ｍの値は２以
上の自然数）であって、単位遅延素子がＮタップ長の構
成である。図中、ＩＮは入力端子、ＯＵＴは出力端子、
Ｔｓは入力サン、′プル周期、ＭＴ８は出力サンプル周
期であって、前 ４記入力サンプル周期ＴＢに対してＭ
倍のサンプリング周期を有している。又、ＳＷｌおよび
ｓｗ２は各々、前記Ｔ、およびＭＴｓの周期で入力信号
をサンプルするスイッチであり１． ’ｒ！ｊ Ｔ２
ｍ・・・、 ＴＮはレジスタ等を用いて成る単位遅延素
子の遅延タップでＮ個が順に接続されている。Ｃ１ｅＣ
２ｍ・・・、 ＣＮはあらかじめ与えられた値を発生す
るタップ係数器、１１は前記遅延タップ’ｒ、 ｙ ’
ｒ２．・・・、 ＴＮに対応してその出力側に接続され
、タップ係数器ＣＩ＋Ｃ２ｐ・・・、 ＣＮからの値を
乗算する乗算器、１２は前記乗算器１１からの出力を累
算する累算器である。
又、第２図は、以上第１図に示す如き構成のディジタル
フィルタにおける各遅延タップのデータシフトについて
の説明図である。
フィルタにおける各遅延タップのデータシフトについて
の説明図である。
次に、上記第１図で示した如き構成のディジタルフィル
タについてみると、Ｔｓに対する乗算及び加算は ＣｎＸＴｎ １ｓ１ ′で求められることが知られておシ、シたがって、その
回数はＮ回必要となることがわかる。又、データのシフ
トについてみても、第２図で具体的に示すようにＮ回必
要である。更に、出力についてみると、その周期は入力
サンプル周期のＭ倍、換言するとＭＴ、であるので、そ
れ以外の（Ｍ−１）Ｔ８の周期の間は必要なデータを得
る為に必要のないサンプリング処理をしていると云う問
題があり、しかも、ＴＢでの乗算、加算およびシフトの
回数Ｎのハードウェア上の処理時間の制約からそのタッ
プ長Ｎも制約を受ける等の欠点を有しているのである。
タについてみると、Ｔｓに対する乗算及び加算は ＣｎＸＴｎ １ｓ１ ′で求められることが知られておシ、シたがって、その
回数はＮ回必要となることがわかる。又、データのシフ
トについてみても、第２図で具体的に示すようにＮ回必
要である。更に、出力についてみると、その周期は入力
サンプル周期のＭ倍、換言するとＭＴ、であるので、そ
れ以外の（Ｍ−１）Ｔ８の周期の間は必要なデータを得
る為に必要のないサンプリング処理をしていると云う問
題があり、しかも、ＴＢでの乗算、加算およびシフトの
回数Ｎのハードウェア上の処理時間の制約からそのタッ
プ長Ｎも制約を受ける等の欠点を有しているのである。
（発明の目的および構成）
本発明はこれらの問題点を除去する為に々されたもので
あって、Ｎタップ数の遅延タップを用いて構成するディ
ジタルフィルタを、Ｍ段の縦続接続で、しかも該縦続接
続したＭ段の各段をＮ７Ｍタップ長として構成し、更に
、遅延タップの単位遅延素子の時間遅延に対する配置を
Ｍ毎に櫛の歯状に飛び飛びに設定し、入力サンプル周期
毎にＮ７Ｍタップ長とした各段での乗算、累算、および
シフトを行うようにしたもので、このような構成によっ
て時分割処理の最適化を図シ、入力サンプル周期（Ｔ８
）での乗算、加算及びシフトの回数を１７Ｍとしたもの
である。以下、、図を用いて本発明を説明する。
あって、Ｎタップ数の遅延タップを用いて構成するディ
ジタルフィルタを、Ｍ段の縦続接続で、しかも該縦続接
続したＭ段の各段をＮ７Ｍタップ長として構成し、更に
、遅延タップの単位遅延素子の時間遅延に対する配置を
Ｍ毎に櫛の歯状に飛び飛びに設定し、入力サンプル周期
毎にＮ７Ｍタップ長とした各段での乗算、累算、および
シフトを行うようにしたもので、このような構成によっ
て時分割処理の最適化を図シ、入力サンプル周期（Ｔ８
）での乗算、加算及びシフトの回数を１７Ｍとしたもの
である。以下、、図を用いて本発明を説明する。
（実施例）
第３図は本発明に係るディジタルフィルタの一実施例を
示す構成図であり、その構成は図より明らかな如く、第
１図で示した従来のそれと較べてＭ段の縦続接続であり
、しかも、各段のタップ構成もＮ７Ｍタップ長で、その
並びはＭ毎に飛び飛び所謂櫛の歯状に配している等が異
なっているのである。
示す構成図であり、その構成は図より明らかな如く、第
１図で示した従来のそれと較べてＭ段の縦続接続であり
、しかも、各段のタップ構成もＮ７Ｍタップ長で、その
並びはＭ毎に飛び飛び所謂櫛の歯状に配している等が異
なっているのである。
すなわち、本発明に係るディジタルフィルタは、２以上
の整数倍の段数、換言するとＭ段の縦続接続で構成する
とともに、各段、例えば第１段はＲＡＭ （ランダムア
クセスメモリ）に相当するＴ１゜（５） ＴＭ＋１ ＋・・・ＴＮ−Ｍ＋１の単位遅延素子である
複数（後述の具体例ではＮ＝１２）の遅延タップを用い
て成シ、シかも各遅延タップの値をＭ毎に櫛の歯状に設
定して構成したものである。以下、第２〜Ｍ段も同様に
構成されている。又、前記各段は、第１図での構成と同
様に、ＲＯＭ（読取り専用メモリ）に相当するＣ１・０
Ｍ＋１ ＋ ’・・ＣＮ−Ｍ＋１・°°・ｔｃＭ・・・
・ＣＮのタップ係数器および乗算器１ノが各々接続して
構成されている。
の整数倍の段数、換言するとＭ段の縦続接続で構成する
とともに、各段、例えば第１段はＲＡＭ （ランダムア
クセスメモリ）に相当するＴ１゜（５） ＴＭ＋１ ＋・・・ＴＮ−Ｍ＋１の単位遅延素子である
複数（後述の具体例ではＮ＝１２）の遅延タップを用い
て成シ、シかも各遅延タップの値をＭ毎に櫛の歯状に設
定して構成したものである。以下、第２〜Ｍ段も同様に
構成されている。又、前記各段は、第１図での構成と同
様に、ＲＯＭ（読取り専用メモリ）に相当するＣ１・０
Ｍ＋１ ＋ ’・・ＣＮ−Ｍ＋１・°°・ｔｃＭ・・・
・ＣＮのタップ係数器および乗算器１ノが各々接続して
構成されている。
とのようなことにより、入力端子ＩＮより入力ＩＮＬ２
、・・・ＩＮ−Ｍに時分割処理されて順番に入力され
、入力端子ＩＩＬＭ迄入力されると入力データは再び入
力端子ＩＮ、−１よ多入力する巡回動作を行い、入力デ
ータの時分割処理の最適化を図っている。
、・・・ＩＮ−Ｍに時分割処理されて順番に入力され
、入力端子ＩＩＬＭ迄入力されると入力データは再び入
力端子ＩＮ、−１よ多入力する巡回動作を行い、入力デ
ータの時分割処理の最適化を図っている。
そして、以上の如く成るディジタルフィルタにおいて、
入力端子ＩＮに入力データが入力されると、Ｔ８毎に、
縦続接続されたＭ段構成のディジタルフィルタの各入力
端子ＩＮ、−Ｉ ＨｌＮ−２１・・・ＩＮ−Ｍに（６） 順番に入力され、各々の段において、Ｎ７Ｍタップ長の
遅延タッグ、例えば第１段についてみると、遅延タップ
Ｔｌ ｐ ＴＭ＋１ ＋・°・ＴＮ−Ｍ＋１と）タップ
係数器ＣＩ ＋ ０Ｍ＋１ ＋・・・ＣＮ−Ｍ＋ １と
、乗算器１１と、累算器１２とによ、！ｐ’ｒｓ時間内
に乗算し、累算し、タップデータのシフトを行うのであ
る。すなわち、乗算器１１では各タップデータとタップ
係数器からのタップ係数との乗算、累算器１２では累算
を行い、および遅延タッグ間でのタップデータのシフト
を行うのであり、これは、第２〜Ｍ段についても同様に
時分割処理の如く順番に行なわれるのである。
入力端子ＩＮに入力データが入力されると、Ｔ８毎に、
縦続接続されたＭ段構成のディジタルフィルタの各入力
端子ＩＮ、−Ｉ ＨｌＮ−２１・・・ＩＮ−Ｍに（６） 順番に入力され、各々の段において、Ｎ７Ｍタップ長の
遅延タッグ、例えば第１段についてみると、遅延タップ
Ｔｌ ｐ ＴＭ＋１ ＋・°・ＴＮ−Ｍ＋１と）タップ
係数器ＣＩ ＋ ０Ｍ＋１ ＋・・・ＣＮ−Ｍ＋ １と
、乗算器１１と、累算器１２とによ、！ｐ’ｒｓ時間内
に乗算し、累算し、タップデータのシフトを行うのであ
る。すなわち、乗算器１１では各タップデータとタップ
係数器からのタップ係数との乗算、累算器１２では累算
を行い、および遅延タッグ間でのタップデータのシフト
を行うのであり、これは、第２〜Ｍ段についても同様に
時分割処理の如く順番に行なわれるのである。
そして、以上の状態における累算器１２についてみると
、ここではＭ段縦続接続のディジタルフィルタの出力の
総和がＭＴ、毎に得られるものであシ、その時の出力端
子ＯＵＴに得られる出力はで求められるのである。なお
、式中、Ｍは入力サンプル周期Ｔ８に対する出力サンプ
ル周期の倍数、Ｎは本ディジタルフィルタの全遅延タッ
プ数、ｍ。
、ここではＭ段縦続接続のディジタルフィルタの出力の
総和がＭＴ、毎に得られるものであシ、その時の出力端
子ＯＵＴに得られる出力はで求められるのである。なお
、式中、Ｍは入力サンプル周期Ｔ８に対する出力サンプ
ル周期の倍数、Ｎは本ディジタルフィルタの全遅延タッ
プ数、ｍ。
ｎは各々前記Ｍ及びＮ７Ｍまでの整数、Ｃ（ｎ−１）Ｍ
＋ｍ ＩＴ（ｎ−１）ｕ＋ｍは各々タップ位置が（ｎ−
１）Ｍ＋ｍまでのタッグ係数および遅延タップデータを
各々示している。
＋ｍ ＩＴ（ｎ−１）ｕ＋ｍは各々タップ位置が（ｎ−
１）Ｍ＋ｍまでのタッグ係数および遅延タップデータを
各々示している。
第４図は既述の第２図に対応する説明図で、本発明の一
実施例を示した第３図の構成での遅延タップにおけるデ
ータシフトの説明に用いる概念図である。図示するディ
ジタルフィルタの構成は、全遅延タップ数Ｎを１２とし
、それをＭ段、この場合は３段の縦続接続で、その各段
をＮ７Ｍタップ長、この場合は４タツゾ長にして接続し
たものである。更に、前記各遅延タップの単位遅延素子
の時間遅延に対する配置はＭ倍に櫛の歯状に飛び飛びに
設定され、これにより入力サンプル周期Ｔ８に対する出
力サンプル周期は前記縦続接続の段数Ｍと同じ３倍の３
Ｔ、に設定される。
実施例を示した第３図の構成での遅延タップにおけるデ
ータシフトの説明に用いる概念図である。図示するディ
ジタルフィルタの構成は、全遅延タップ数Ｎを１２とし
、それをＭ段、この場合は３段の縦続接続で、その各段
をＮ７Ｍタップ長、この場合は４タツゾ長にして接続し
たものである。更に、前記各遅延タップの単位遅延素子
の時間遅延に対する配置はＭ倍に櫛の歯状に飛び飛びに
設定され、これにより入力サンプル周期Ｔ８に対する出
力サンプル周期は前記縦続接続の段数Ｍと同じ３倍の３
Ｔ、に設定される。
なお、図中の各段に示される遅延タップの単位遅延素子
のうち、実線で示す４タツプは実際に接続されているも
のであシ、破線で示す８タツプは実際に接続されている
ものではなく、図での理解を助ける為に示す概念図であ
る。
のうち、実線で示す４タツプは実際に接続されているも
のであシ、破線で示す８タツプは実際に接続されている
ものではなく、図での理解を助ける為に示す概念図であ
る。
ここで、以上説明の第４図から理解されるように、入力
サンプル周期Ｔ８毎、ここでは入力サンプル周期Ｔａ−
ｔ ｐ Ｔ８−２ ＊ ＴＢ−３毎に乗算、加算、およ
びデータのシフトが行なわれ、そのサンプリングは、図
示する最初のサンプル周期Ｔ８−１では、Ａｃｅｓ ＝
Ｃ３・Ｔ３ ＋Ｃ６・Ｔ６＋Ｃ９・’ｒ、、 ＋０１
２・Ｔ１２となる。同様に、２番目、３番目のサンプル
周期’ｒ、−２１’ｒｓ−ａでは、各々、 Ａｃｃ＋ ＝ Ａｃａ：１＋Ｃ２°’ｒ２＋ｃｓ°’ｒ
ｓ＋ｃｓ°Ｔ８＋Ｃ１１＋Ｔｌ１Ａｃｅ３＝＝ Ａ（ｊ
ｅｌ＋自・Ｔ、＋Ｃ，−Ｔ、 十Ｃ７−Ｔ７＋Ｃ，，−
Ｔ１゜と々る。そして、３・Ｔｓのサンプリングが終了
、換言すると、１回の演算サイクルが完了すると、第３
図に示す累算器１２から前出のＡＣｅ３が出力される。
サンプル周期Ｔ８毎、ここでは入力サンプル周期Ｔａ−
ｔ ｐ Ｔ８−２ ＊ ＴＢ−３毎に乗算、加算、およ
びデータのシフトが行なわれ、そのサンプリングは、図
示する最初のサンプル周期Ｔ８−１では、Ａｃｅｓ ＝
Ｃ３・Ｔ３ ＋Ｃ６・Ｔ６＋Ｃ９・’ｒ、、 ＋０１
２・Ｔ１２となる。同様に、２番目、３番目のサンプル
周期’ｒ、−２１’ｒｓ−ａでは、各々、 Ａｃｃ＋ ＝ Ａｃａ：１＋Ｃ２°’ｒ２＋ｃｓ°’ｒ
ｓ＋ｃｓ°Ｔ８＋Ｃ１１＋Ｔｌ１Ａｃｅ３＝＝ Ａ（ｊ
ｅｌ＋自・Ｔ、＋Ｃ，−Ｔ、 十Ｃ７−Ｔ７＋Ｃ，，−
Ｔ１゜と々る。そして、３・Ｔｓのサンプリングが終了
、換言すると、１回の演算サイクルが完了すると、第３
図に示す累算器１２から前出のＡＣｅ３が出力される。
又、図示するように、次演算サイクルを開始する状態の
時は、その遅延タップの並びは、初期の並びと較べて３
（＝Ｍ）のシフトが完了しているのである。
時は、その遅延タップの並びは、初期の並びと較べて３
（＝Ｍ）のシフトが完了しているのである。
（発明の効果）
（９）
以上詳述の如く本発明によれば、入力サンプル周期Ｔ８
を一定とすれば、この種のディジタルフィルタのタップ
長をＭ倍、すなわち、入力サンプル周期に対する出力サ
ンプル周期の倍数で構成出来るので、実現可能なフィル
タ特性の範囲を拡大、換言すると、こめ種のディジタル
フィルタの設計の自由度が大きなものが得られ、又、乗
算、累算す およびデータのシフトに必要な時間を一定と奉れば入力
サンプル周期をＴ、７Ｍとすることが出来るので、実時
間でのディジタルフィルタの処理の高速化が可能になる
等、の効果が期待出来、高速データモデム、ディジタル
信号処理に利用することが出来るのである。
を一定とすれば、この種のディジタルフィルタのタップ
長をＭ倍、すなわち、入力サンプル周期に対する出力サ
ンプル周期の倍数で構成出来るので、実現可能なフィル
タ特性の範囲を拡大、換言すると、こめ種のディジタル
フィルタの設計の自由度が大きなものが得られ、又、乗
算、累算す およびデータのシフトに必要な時間を一定と奉れば入力
サンプル周期をＴ、７Ｍとすることが出来るので、実時
間でのディジタルフィルタの処理の高速化が可能になる
等、の効果が期待出来、高速データモデム、ディジタル
信号処理に利用することが出来るのである。
第１図は従来の非巡回型ディジタルフィルタの一構成例
を示す図、第２図は第１図の構成における遅延タップの
データシフトについての説明図、第３図は本発明に係る
ディジタルフィルタの一実施例を示す構成図、第４図は
第３図の構成における遅延タッグのデータシフトの具体
的な動作例を（１０） 説明する概念図である。 Ｔ１ｐＴ２か…ＴＮ ＋ ＴＭ＋１ ＋…は遅延タップ
）ｃ、 ｐ Ｃ２ｅ・・・ＣＮ ＋ ＣＭ＋２ ｔ・・
・はタップ係数器、Ｔｌｌは入力サンプル周期、ＭＴ８
は出力サンプル周期、１１は乗算器、１２は累算器であ
る。 特許出願人 沖電気工業株式会社 （１１）
を示す図、第２図は第１図の構成における遅延タップの
データシフトについての説明図、第３図は本発明に係る
ディジタルフィルタの一実施例を示す構成図、第４図は
第３図の構成における遅延タッグのデータシフトの具体
的な動作例を（１０） 説明する概念図である。 Ｔ１ｐＴ２か…ＴＮ ＋ ＴＭ＋１ ＋…は遅延タップ
）ｃ、 ｐ Ｃ２ｅ・・・ＣＮ ＋ ＣＭ＋２ ｔ・・
・はタップ係数器、Ｔｌｌは入力サンプル周期、ＭＴ８
は出力サンプル周期、１１は乗算器、１２は累算器であ
る。 特許出願人 沖電気工業株式会社 （１１）
Claims (1)
- 【特許請求の範囲】 単位遅延素子である遅延タップとするＲＡＭ （ランダ
ムアクセスメモリ）、タップ係数器とするＲＯＭ （読
み出し専用メモリ）、乗算器、およびそれらを相互に接
続するデータバスより構成され、あらかじめその制御手
順を定めたプログラムにより動作するシグナルプロセッ
サを用いた非巡回型ディジタルフィルタであって、 Ｎ（Ｎは２以上の整数）タップ数の遅延タップを、Ｍ段
の縦続接続で、しかも縦続接続した各段の遅延タッグを
Ｎ／Ｍタップ長にして接続し、更に、各遅延タップの単
位遅延素子の時間遅延に対する配置をＭ倍に櫛の歯状に
飛び飛びに設定し、前記Ｍ段構成の各段において、遅延
タップにおけるデータとタップ係数器に設定されたタッ
プ係数との乗算、それらの累算、および遅延タップにお
けるデータのシフトを、入力サンプル周期のＭ（前記縦
続接続段数Ｍと同じ値）倍毎に行い、該入力サンプル周
期のＭ倍の出力サンプル周期で出力を得ることを特徴と
した非巡回型ディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3462083A JPS59161115A (ja) | 1983-03-04 | 1983-03-04 | 非巡回型デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3462083A JPS59161115A (ja) | 1983-03-04 | 1983-03-04 | 非巡回型デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161115A true JPS59161115A (ja) | 1984-09-11 |
| JPH0120805B2 JPH0120805B2 (ja) | 1989-04-18 |
Family
ID=12419421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3462083A Granted JPS59161115A (ja) | 1983-03-04 | 1983-03-04 | 非巡回型デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161115A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144612A (ja) * | 1986-12-09 | 1988-06-16 | Hitachi Denshi Ltd | 自動等化器 |
| JPS63217816A (ja) * | 1987-03-06 | 1988-09-09 | Mitsubishi Electric Corp | デイジタルフイルタ |
| JPH0262124A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器 |
| US5013570A (en) * | 1989-05-16 | 1991-05-07 | Yamanashi Yagen Limited | Method of producing odorless ripe juice of houttuynia cordata |
-
1983
- 1983-03-04 JP JP3462083A patent/JPS59161115A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144612A (ja) * | 1986-12-09 | 1988-06-16 | Hitachi Denshi Ltd | 自動等化器 |
| JPS63217816A (ja) * | 1987-03-06 | 1988-09-09 | Mitsubishi Electric Corp | デイジタルフイルタ |
| JPH0262124A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器 |
| US5013570A (en) * | 1989-05-16 | 1991-05-07 | Yamanashi Yagen Limited | Method of producing odorless ripe juice of houttuynia cordata |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0120805B2 (ja) | 1989-04-18 |
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