JPH01268305A - 入力加重型トランスバーサルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、入力信号を実時間でフィルタ演算処理する
入力加重形トランスバーサルフィルタに関し、特に、回
路規模の縮小やタップ数の増大が容易で、かつ従属接続
してフィルタリング時間長を長くするごとを容易にした
ものである。

（従来の技術） 入力信号の実時間フィルタが、例えば文献ｒ　１ＥＥＥ
、Ｔｒａｎｓａｃｔｌｏｎｓ　ｏｎ　Ｃｏｎｓｕｍｅｒ
　　ＥＩｅｃｔｒｏｎｌｃｓＶｏｌ　ＣＥ−２８，Ｆｅ
ｂｒｕａｒｙ　１９８０ＪのＰＥＲＦＯＲＭＡＮＣＥＥ
ＶＡＬＵＡＴＩＯＮＳ　　ＯＦ　　５ＥＬＥＣＴＥＤ　
　ＡｔｌＴＯＭＡＴＩＣＤＥＧＩＩＯ３ＴＩＮＧＳＹＳ
ＴＥＭＳ　ＦＯＲＴＥＲＥＶＩＳＩＯＮに記載されてい
る。

第７図は、この種の６タツプの入力加重形トランスバー
サルフィルタ（以下トランスバーサルフィルタと記す）
を示している。期間Ｔ毎にサンプルされて標本化された
標本化系列信号１ｘ（１））は、入力端子１を介して６
個の係数器１０〜１５に入力される。係数器１０〜１４
は、それぞれ入力信号に対して係数ＣＯ〜Ｃ４を掛けて
出力し、その出力をそれぞれ加算器２０〜２４に供給し
、係数器１５は入力信号に係数０５を掛けてその出力を
遅延時間Ｔを持つ遅延素子３４に供給する。

加算器２０〜２４は、遅延素子３０〜３４と交互になる
ように直列接続され、加算器２０の出力は遅延素子４を
介して出力端子２に導出される。遅延素子２０〜２４及
び４は入力端子３から与えられるクロックＣＫにより駆
動されている。

上記のトランスバーサルフィルタの加算器２゜の出力系
列信号（ｙｌ）は と表わされる。この出力系列信号ｆｙ（１）ｌを遅延索
子４でＴ期間保持したものが、このトランスバーサルフ
ィルタの最終的な出力系列信号ｌ　Ｙ　（１−１）　ｌ
　となる。

上記（１）式で示される演算処理は、広範な技術分野で
用いられている。特にテレビジョンゴースト除去、テレ
ビジョン信号デジタル処理の分野では Ｔ　−７０ｎｓ〜９３ｎｓで用いられ、高速でかつ実時
間で（１）式を実行するために、係数器１０〜１５とし
てはランダムロジックによる乗算器以外にＲＯＭ　（リ
ードオンリーメモリ’）　、ＲＡＭ　（ランダムアクセ
スメモリ）が用いられてる。

ところで、トランスバーサルフィルタの集積回路（ＩＣ
）化を考えた場合、上記の係数器の回路規模は比較的大
きく、１つのＩＣチップで確保できるタップ数は高々１
０タップ程度である。これに対して、ゴースト除去装置
を実現するためには、１００タップ以上のトランスバー
サルフィルタが必要とされるため、ＩＣチップが１０個
以上も必要となり、部品点数が多いこと、基板面積が大
きいことなどの理由で経費が高くなり実現性に乏しい。

（発明が解決しようとする課題） 上記したように、高速動作で実時間演算を得る従来のト
ランスバーサルフィルタは、係数器の回路規模が大きく
なり、ＩＣ化しても充分な数のタップ数を得られないと
いう問題があった。

そこでこの発明は、従来と同一タップ数のフィルタを実
現するのに回路規模は従来より格段と小さくてよく、従
来と同一の係数器規模で実現するとタップ数は従来より
も格段と多くすることができ、しかも従属接続を行なう
ことが容易な入力加重形トランスバーサルフィルタを提
供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明は、係数器を時分割動作させるもので、期間Ｔ
毎にサンプル標本化された入力標本化系列信号に対して
乗算される係数を前記期間Ｔの間にｎ　（ｎは２以上の
自然数）回切換えて乗算する。そしてこの係数器の出力
をパイプライン形加算手段により加え合せ、このパイプ
ライン形加算手段の出力を、デマルチプレックス加算手
段により（ｎ−２）サンプルおきにｎサンプル分加算し
。

前記Ｔ期間毎に標本化系列出力を出力するように基本構
成されるものである。そして、上記パイプライン形加算
器には期間（Ｔ／ｎ）毎に標本化された外部からの系列
信号を導入する入力回路が接続され、この入力回路から
の入力系列信号も加算できるように構成され、またパイ
プライン形加算手段の出力をそのまま取出す後段接続用
回路も設けられる。

また、上記パイプライン形加算手段は、前記複数の係数
器のうち最も遅れたインパルス応答を得るための初段の
係数器出力と前記外部からの系列信号を加算する加算器
と、この加算器出力と、他の係数器出力が供給される加
算器との間に直列接続されたそれぞれ遅延期間（Ｔ／ｎ
）の０２個の遅延素子群とを備えるものである。

（作用） 上記の手段により、係数器が期間Ｔの間に時分割使用さ
れるために、パイプライン形加算手段の遅延素子列から
は期間Ｔの間に複数の係数乗算結果を得ることができる
。そして出力段においてこの乗算結果をデマルチプレッ
クス加算することでフィルタ出力を得ている。よって、
係数器は、従来のものの複数分の機能を果たしており、
係数器の規模を低減できる。また従来と同じ規模の係数
器を使用すればタップ数を格段と増加することができる
。そして、上記入力回路及び後段接続用回路がインター
フェースとして設けられているので、フィルタの従属接
続が容易である。

（実施例） 以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例であり、タップ数ｋが６、
係数の時分割多重度ｎが２の例を示している。入力端子
１１には期間Ｔ毎に標本化された標本化系列信号ａ＝ｆ
ｘ（１）ｌが入力される。

この標本化系列信号ａは、係数器ＡＩＯ〜Ａ１２に入力
される。係数器ＡＩＯ〜Ａ１２には、それぞれセレクタ
Ａ９０〜Ａ９２からの係数が供給されるもので、各係数
器ＡＩＯ〜Ａ１２における係数は、例えば期間Ｔの間に
２種類切換えられる。セレクタＡ９０では係数ＣＯとＣ
Ｉ、セレクタＡ９１では係数Ｃ２とＣ３、セレクタＡ９
２では係数０４と０５が切換えられる。セレクタＡ９０
〜Ａ９２は、セレクト信号Ｓが“１”のときは小さい番
号のタップ係数（ＣＯ。

Ｃ２，Ｃ４）を選択し、“０”のときは大きい番号のタ
ップ係数（Ｃ１，Ｃ３，Ｃ５）を選択する。

係数器Ａｌ０１Ａｌｌ、Ａｌ１の出力はそれぞれ加算器
Ａ２０、Ａ２１．、Ａ２２に供給される。加算器Ａ２０
とＡ２１との間には、遅延時間（Ｔ／２）の遅延素子Ａ
３０〜Ａ３３が直列接続され、また、加算器Ａ２１と加
算器Ａ２２の間には遅延時間（Ｔ／２）の遅延素子Ａ３
４〜Ａ３７が直列接続されている。

また加算器Ａ２２には、入力回路を構成している遅延時
間（Ｔ／２）の遅延素子Ａ３９、Ａ２Ｂを介して、（Ｔ
／２）ごとに標本化された外部からの入力系列信号ｐが
入力端子２０を介して供給される。

上記加算器Ａ２０から加算器Ａ２２までの加算及び遅延
手段は、パイプライン形加算器Ａ８０を形成している。

この加算器Ａ８０の出力は、デマルチプレックス加算手
段Ａ７０に人力される。この加算手段Ａ７０は、先の加
算器Ａ２０の出力が供給される遅延素子Ａ５１及びこの
遅延素子Ａ５１の出力が供給される遅延素子Ａ５２と、
この遅延素子Ａ５２と先の遅延素子Ａ５１の出力を加算
する加算器ＡＧＯと、この加算器Ａ８Ｇの出力が供給さ
れ、期間Ｔの遅延時間を持つ遅延素子Ａ４０とで構成さ
れる。

さらに後段接続用として、遅延素子Ａ５２の出力である
レート（Ｔ／ｎ）の系列信号ｑは、後段接続用回路とし
ての端子２１にも導出される。

第２図は、上記のトランスバーサルフィルタの動作を説
明するために示したタイミングチャートである。

第２図に示すように、セレクト信号Ｓ及びデマルチプレ
ックス加算手段Ａ７０で使用されるクロックＣＫＩは、
周期Ｔであり。クロックＣＫ２は、（Ｔ／２）の周期で
ある。標本化系列信号ａは、周期Ｔでサンプリングされ
ているので、クロックＣＫＩ及びセレクト信号Ｓの周期
で　　　′ｘ　（１−５）　、　ｘ　（１−４）　、　
ｘ　（１−３）　、　ｘ　（１−２）・・・で示すよう
にデータ内容が変わる。

これに対して係数器ＡＩＯ〜Ａ１２の出力ｄ、ｃ。

ｂは、係数が周期（Ｔ／２）で切換えられるのでそれぞ
れ 係数器ＡＩＯの場合、 ＣＯ・ｘ（１−５）　、　Ｃ１ｘ（１−５）　、　ＣＯ
・ｘ（１−４）　、　ＣＩ・ｘ（１−４）　、　Ｃａｌ
　ｘ（１−３）　、　Ｃ１−ｘ（１−３）　、　ＣＱ・
ｘ　（１−２）　、　Ｃ１φｘ　（１−２）　−係数器
Ａｌｌの場谷、 Ｃ２−Ｘ　（１−５）　、　Ｃ３−Ｘ　（１−５）　、
　Ｃ２−Ｘ　（１−４）　、　Ｃ３・ｘ（１−４）　、
　Ｃ２・ｘ　（１−３）　、　ＣＬ　ｘ（１−３）　、
　Ｃ２・ｘ　（１−２）　、　Ｃ３・ｘ　（１−２）　
−係数器Ａ１２の場合、 Ｃ４・　ｘ（１−５）、　　Ｃ５・　ｘ（１−５）、　
　Ｃ４・　ｘ（１−４）、Ｃ５・　ｘ　（１−４）、Ｃ
４・　ｘ（１−３）、Ｃ５・　ｘ（１−３）、Ｃ４−ｘ
　（１−２）　　、　　Ｃ５・ｘ　（１−２）　　−・
・のように周期（Ｔ／２）（１’？系列の出力が得られ
る。

これらの係数器Ａｌ０−Ａｌ２の出力ｄ〜ｂは、パイプ
ライン形加算手段Ａ８０で加算されるが、各係数器出力
の時間差を、１つの係数器で切換えられる係数の数ｎに
対してＢ２　（この実施例では４）個の遅延素子（遅延
時間Ｔ　／　ｎ　）で設定すると、第２図に示すように
、加算器Ａ２０の出力ｅとしては、偶数タップの出力和
ΣＥと奇数タップの出力和ΣＯとが交互に現れる。

この出力ｅは、デマルチプレックス加算器Ａ７０に入力
されて、偶数タップの出力と奇数タップの出力とが加算
される。この結果、加算器Ａ８０の出力ｆは、第２図に
示すようになる。

ここで、第２図に示す出力ｆのうち斜線で示した部分の
信号を式で表わすと、各係数ＣＯ〜Ｃ５の要因を含み、
かつ入力信号系列の要因も全て含み、（１）式と同じに
なる。

そこで、この斜線で示す期間の信号を、期間Ｔの間遅延
素子Ａ４０で保持するように動作させれば、出力端子１
２に所望の出力系列信号ｆｙ（１））を得ることができ
る。

第３図は、第１図に示すようなトランスバーサルフィル
タＴＦＩ〜ＴＦ１１を、複数従属接続したものである。

この場合、このフィルタでは、入力回路及び後段接続用
回路を設けているために容易に従属接続できる。つまり
前段のトランスバーサルフィルタの後段接続用回路の出
力系列信号ｑを後段の入力回路の入力信号ｐとして供給
すればよい。但し、初段のトランスバーサルフィルタＴ
ＦＩに対する人力系列信号ｐは、０である。また最終段
ＴＦ諺の出力としては、デマルチプレックスされた出力
系列信号ｇを取出すようにする。

第４図はこの発明の他の実施例である。このフィルタは
、タップ数ｋが、従来と同じ６個、係数の時分割多重度
ｎが３の場合を示している。

入力端子１１には期間Ｔ毎に標本化された標本化系列信
号ａ−（ｘ（１）ｌが入力される。この標本化系列信号
ａは、係数器ＢＩＯ〜Ｂｌｌに入力される。係数器ＢＩ
ＯとＢｌｌには、それぞれ係数レジスタＢ９０と８９１
からの係数が供給されるもので、各係数器ＢＩＯ１Ｂｌ
ｌにおける係数は、例えば期間Ｔの間に３種類切換えら
れる。係数レジスタＢ９０では係数ＣＯ，Ｃ１，Ｃ２、
係数レジスタＢ９１では係数Ｃ３，Ｃ４，Ｃ５が切換え
られる。係数レジスタＢ９０．　　Ｂ９１は、（Ｔ／３
）の周期のクロックＣＫ３で駆動され、入力系列信号（
ｘ（１））の標本化クロックＣＫＩの立上りと同位相時
に、それぞれＣＯと０３を出力し、中間位相時に０１と
０４を出力し、最終位相時に０２と０５を出力する。

係数器ＢＩＯの出力は加算器Ｂ２０に供給され、係数器
Ｂｌｌの出力は加算器Ｂ２１供給される。加算器８２０
と加算器Ｂ２１との間には、遅延時間（Ｔ／３）の遅延
素子８３０〜８３８が直列接続される。これらの遅延素
子８３０〜８３８（Ｂ２−９個）もクロックＣＫ３で駆
動される。

さらに端子２０の外部からの系列信号ｐを導入する入力
回路として、加算器Ｂ２１に対しては遅延素子Ｂ５０２
　、Ｂ５０１　、Ｂ３９の直列回路が接続されている。

上記のパイプライン形加算手段８８０の出力は、デマル
チプレックス加算手段Ｂ７０の遅延素子Ｂ５１に入力さ
れる。遅延素子Ｂ５１〜Ｂ５Ｂは直列接続され、加算器
Ｂｏｏでは、遅延素子Ｂ５２．　Ｂ５４．　　Ｂ５６の
出力が加算される。そしてこの加算器Ｂ６０の出力が、
クロックＣＫＩで動作する遅延素子Ｂ４０で期間Ｔ保持
され出力端子２２に出力される。

さらに遅延素子Ｂ５６の出力を、後段接続用の系列信号
ｑとして端子２１に導出する後段接続用回路も設けられ
る。

第５図は、上記実施例のトランスバーサルフィルタの動
作を説明するために示したタイミングチャートである。

第５図に示すように、係数レジスタＢＩＯ，Ｂｌｌの係
数を切換えるクロックＣＫ３は、標本化サンプル周期Ｔ
の１／３である。したがって、標本化系列信号ａは、係
数器ＢＩＯとＢｌｌにおいてそれぞれ、第５図に示す信
号列ｃ、ｂのように係数が時分割多重された信号となる
。従って加算器Ｂ２０の出力は、信号ｄで示すような系
列信号となる。

このように得られた信号ｄを、デマルチプレックス加算
手段Ｂ７０に人力し、丸印で囲むタイミングの信号を加
算すると、加算器ＢＯＯからは、信号ｅが得られる。こ
の信号ｅのうち２サンプルおき、つまり周期（Ｔ）で得
られる斜線で示したタイミングの成分を見ると、この信
号は先に示した（１）式で表わされる。このサンプルを
行なうのが先の遅延素子Ｂ４０である。よって出力端子
２２からは、所望の信号ｆ＝（ｙ（１）ｌを得ることが
できる。

上記の実施例では、タップ数は、図面の簡単化のために
６として説明したが、係数器とパイプライン加算手段を
繰返して増設することにより、時分割多重度ｎの整数倍
のタップ数とすることができる。また、第１図の実施例
と第４図の実施例かられかるように、時分割多重度がｎ
の場合は、パイプライン形加算手段を構成する遅延手段
の遅延量は（Ｔ　／　ｎ　）になり、その加算器間の数
はｎ２になる。そして、パイプライン加算手段の出力を
（ｎ−２）サンプルおきにｎサンプル加算することによ
り、所望の出力系列信号を得ることができる。

係数器としては掛算機能を有するものであれば、いかな
る構成のものでも有効に適用できる。また出力加重形ト
ランスバーサルフィルタのように、各係数器に入力する
系列信号間に時間差ＩＴ　（１は自然数）がある場合は
、パイプライン形加算手段の加算器間に、同じ期間差を
与えるように、遅延期間Ｔ／ｎの遅延素子（ｎは時分割
多重度）を０１個追加挿入すればよい。

第６図は、第４図に示すようなトランスバーサルフィル
タＴＦＩ〜ＴＦｉを、複数従属接続したものである。こ
の場合の先の実施例で説明したように、このフィルタで
は、入力回路及び後段接続用回路を設けているために容
易に従属接続できる。

つまり前段のトランスバーサルフィルタの後段接続用回
路の出力系列信号ｑを後段の入力回路の入力信号ｐとし
て供給すればよい。但し、初段のトランスバーサルフィ
ルタＴＦＩに対する入力系列信号ｐは、０である。また
最終段ＴＦｍの出力としては、デマルチプレックスされ
た出力系列信号ｇを取出すようにする。

［発明の効果］ 以上説明したようにこの発明によれば、従来と同じタッ
プ数が要求される場合、係数器を時分割多重して使うこ
とにより、実時間フィルタの構成要素で最も大きな回路
規模の係数器の数を格段と低減できる。よってＩＣ化し
たときはチップ面積が小さくなり同−機能当りのコスト
が低減される。また、従来と同一回路規模が許容される
場合には、タップ数を大幅に増大することができ、特に
ゴースト除去装置等に使用して有効なハードウェアの実
現が容易とな、しかも従属接続を行なうことが容易とな
る。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図の回路の動作を説明するために示したタイミングチ
ャート、第３図はこの発明のトランスバーサルフィルタ
の使用例を示すブロック図、第４図はこの発明の他の実
施例を示す回路図、第５図は第４図の回路の動作を説明
するために示したタイミングチャート、第６図は第４図
のトランスバーサルフィルタの使用例を示すブロック図
、第７図は従来の入力加重形トランスバーサルフィルタ
を示す回路図である。 Ａ１０〜Ａ１２、ＢＩＧ、Ｂｌｌ・・・係数器、Ａ９０
〜Ａ９２・・・セレクタ、Ｂ２Ｏ、ＢＯ２・・・係数レ
ジスタ、Ａ８０、Ｂ２Ｏ・・・パイプライン形加算手段
。 出願人代理人　弁理士　鈴江武彦

Claims (2)

【特許請求の範囲】
1. （１）期間Ｔ毎に標本化された標本化系列信号が入力さ
   れ、この標本化系列信号に対して乗算される係数が前記
   期間Ｔの間にｎ（ｎは２以上の自然数）回切換えられる
   複数の係数器と、 期間（Ｔ／ｎ）毎に標本化された外部からの系列信号を
   導入する入力回路が接続され、この入力回路からの系列
   信号と前記係数器の出力とを加え合せるパイプライン形
   加算手段と、 このパイプライン形加算手段の出力を（ｎ−２）サンプ
   ルおきにｎサンプル分加算し、前記Ｔ期間毎に標本化系
   列出力を出力するデマルチプレックス加算手段と、 前記パイプライン形加算手段の出力をそのまま取出す後
   段接続用回路とを具備したことを特徴とする入力加重形
   トランスバーサルフィルタ。
2. （２）上記パイプライン形加算手段は、前記複数の係数
   器のうち最も遅れたインパルス応答を得るための初段の
   係数器の出力と前記外部からの系列信号を加算する加算
   器と、この加算器出力と、他の係数器出力が供給される
   加算器との間に直列接続されたそれぞれ遅延期間（Ｔ／
   ｎ）のｎ＾２個の遅延素子群とを具備したことを特徴と
   する請求項第１項記載の入力加重形トランスバーサルフ
   ィルタ。