JPH10233650A - フィルタ回路 - Google Patents

フィルタ回路

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JPH10233650A
JPH10233650A JP9037684A JP3768497A JPH10233650A JP H10233650 A JPH10233650 A JP H10233650A JP 9037684 A JP9037684 A JP 9037684A JP 3768497 A JP3768497 A JP 3768497A JP H10233650 A JPH10233650 A JP H10233650A
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multiplier
filter circuit
filter
product
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JP9037684A
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Satoshi Sugawa
聡 須川
Shiro Hosoya
史郎 細谷
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H03H17/02—Frequency selective networks
    • H03H17/0223—Computation saving measures; Accelerating measures
    • H03H17/0238—Measures concerning the arithmetic used
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
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Abstract

(57)【要約】 【課題】 フィルタ回路の回路規模を縮小するために、
遅延素子及び加算器の個数を削減する。 【解決手段】 第１ bit plane の出力たる加算器１０1
の出力は、遅延素子２2，３0，乗算器１００0を介して
加算器１０6に入力される。一方、入力データＸは遅延
素子１0を介して乗算器Ｃ2 1乃至Ｃ0 1に入力され、各乗
数に対応する部分積が求められる。加算器１０2には、
乗数Ｃ2 1に対応する部分積が遅延素子２3を介して入力
されるとともに、乗数Ｃ1 1に対応する部分積が入力され
る。加算器１０2の出力は遅延素子２3を介して加算器１
０3に入力され、一方、乗数Ｃ0 1に対応する部分積も加
算器１０3に入力される。加算器１０6には、第２ bit p
laneの出力たる加算器１０3の出力が遅延素子２5を介し
て入力され、第１ bit planeの出力たる加算器１０1の
出力との加算結果を出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、乗算器及び加算
器を用いて積和演算を行う演算単位が縦続に接続され
た、有限長インパルス応答型のフィルタ回路に関するも
のである。
【０００２】
【従来の技術】ディジタルフィルタは、音声、通信、画
像信号などのディジタル信号を処理する際に用いられる
半導体集積回路の代表的なものであり、ディジタル信号
処理技術の発展に伴い、通信分野や民生分野においてア
ナログフィルタに取って代わって多く用いられるように
なってきた。
【０００３】ディジタルフィルタを用いてディジタル信
号処理を行うにあたっては、特性の異なる複数のフィル
タ回路を用いてディジタル信号処理回路を構成する場合
がある。図１６は、このように構成されたディジタル信
号処理回路の一例を示すブロック図である。処理すべき
信号（入力データＸ）は、フィルタ回路Ｆ１乃至ＦＬ
（Ｌ：２以上の整数）にそれぞれ入力され、各フィルタ
回路Ｆ１乃至ＦＬの特性に基づいて入力データＸを処理
した結果が、出力データＹ1乃至ＹLとして各フィルタ回
路から出力される。出力データＹ1乃至ＹLはセレクタに
入力され、このうち所望の出力データをフィルタ選択信
号によって選択することにより、セレクタの出力として
ディジタル信号処理回路の出力データｙを得る。
【０００４】次に、フィルタ回路の構成について述べ
る。一般的に、フィルタ回路のそれぞれは、固有のフィ
ルタ係数Ｃi（ｉ：０以上の整数）を有する数種類のフ
ィルタを用いて構成される。ここで、フィルタ係数Ｃi
は１ビットの係数要素の並びとして表されるが、本明細
書においては、フィルタ係数Ｃiの最下位ビット（ＬＳ
Ｂ）から（ｊ＋１）ビット目の係数要素をＣi j（ｊ：０
以上の整数）と表記する。例えば、フィルタ係数Ｃiの
ＬＳＢはＣi 0と、ＬＳＢから２ビット目の係数要素はＣ
i 1と表される。また、この表記によると、フィルタ係数
のビット長は（ｍ＋１）ビット（ｍ：ｊの最大値）と表
される。
【０００５】また、具体的にフィルタ回路は、複数の乗
算器と加算器とを組み合わせることによって得られる積
和演算単位（ bit plane ）を縦続に接続することによ
り構成される。このとき、各フィルタ係数のそれぞれの
係数要素は、個々の乗算器の乗数に対応する。
【０００６】図１７は、複数の積和演算単位が縦続に接
続された有限長インパルス応答（finite impulse respo
nse : FIR）型フィルタ回路の代表的な例として、Tobia
s GNollらによる Bit Plane Structure を示すブロック
図である（"A 40 MHz programmable semisystolic tran
sversal filter",ISSCC Dig. Tech. Papers, pp.180-19
1,Feb.1987）。ここでは、それぞれ３ビットの係数要素
を有する３個のフィルタ係数Ｃ0，Ｃ1，Ｃ2を用いた例
を示した。なお、上述のＣi jの表記を用いると、各フィ
ルタ係数は、Ｃ0｛Ｃ0 2，Ｃ0 1，Ｃ0 0｝、Ｃ1｛Ｃ1 2，Ｃ
1 1，Ｃ1 0｝、Ｃ2｛Ｃ2 2，Ｃ2 1，Ｃ2 0｝と表される。以
下、係数要素を入力データＸに乗算する乗算器について
も係数要素を以て示す。
【０００７】図１７から分かるように、 Bit Plane Str
ucture は、同種類のフィルタ係数を有する乗算器につ
いては、入力データＸが同数の遅延素子を介してフィル
タ回路から出力されるように設計されており、また、フ
ィルタ係数の種類が異なる乗算器同士の間では、ｉが大
きくなるに従って出力に至るまでに入力データＸが介す
る遅延素子の個数も増加している。
【０００８】例えば、乗算器Ｃ0 0を介して出力に至る経
路を考えると、入力データＸは、遅延素子２2，２3，２
4，２5，２6，２7，２8の７個の遅延素子を介して出力
に至っており、乗算器Ｃ0 1を介して出力に至る経路を考
えても、遅延素子１0，１1，１2，２5，２6，２7，２8
の同じく７個の遅延素子を介して出力に至っている。一
方、乗算器Ｃ1 0を介して出力に至る経路を考えると、入
力データＸは、遅延素子２1，２2，２3，２4，２5，
２6，２7，２8の８個の遅延素子を介して出力に至って
おり、乗算器Ｃ0 0を介して出力に至る場合よりも１個だ
け遅延素子の個数が増加している。即ち、図１７に示す
Bit Plane Structure においては、入力データＸは、
係数要素Ｃ0 jに対して７個、Ｃ1 jに対して８個、Ｃ2 jに
対して９個の遅延素子を介して出力に至ることとなる。
なお、遅延素子１0乃至２8はいずれも同じ性能を有する
ことが前提とされる。
【０００９】以下、図１７に示した回路の動作を説明す
る。まず第０ bit plane においては、フィルタ回路の
処理すべき入力データＸが乗算器Ｃ2 0乃至Ｃ0 0にそれぞ
れ入力され、各乗数に対応する部分積が求められる。加
算器１０0には、遅延素子２0を介して乗数Ｃ2 0に対応す
る部分積が入力されるとともに、乗数Ｃ1 0に対応する部
分積が入力される。加算器１０0の出力は遅延素子２1を
介して加算器１０1に入力され、一方、乗数Ｃ0 0に対応
する部分積も加算器１０1に入力される。そして加算器
１０1の出力として第０ bit plane の出力を得る。
【００１０】第０ bit plane の出力たる加算器１０1の
出力は、いずれの bit plane にも属さない遅延素子２2
を介して、やはりいずれの bit plane にも属さない乗
算器１００0に入力される。乗算器１００0は乗数１／２
を有し、自身の入力データに１／２を乗じて、即ち自身
の入力データを１ビット右にシフトしてＬＳＢを切り捨
てたものを出力する。
【００１１】一方、入力データＸは、いずれの bit pla
ne にも属さない遅延素子１0乃至１2を介して、第１ bi
t plane の乗算器Ｃ2 1乃至Ｃ0 1にそれぞれ入力され、各
乗数に対応する部分積が求められる。加算器１０2に
は、乗数Ｃ2 1に対応する部分積と乗算器１００0の出力
とが入力される。加算器１０2の出力は遅延素子２3を介
して加算器１０3に入力され、一方、乗数Ｃ1 1に対応す
る部分積も加算器１０3に入力される。加算器１０4に
は、遅延素子２4を介して加算器１０3の出力が入力され
るとともに、乗数Ｃ0 1に対応する部分積も入力され、第
１ bit plane の出力たるその加算結果を出力する。
【００１２】以下、第２ bit plane においても同様の
動作が行われ、加算器１０7の出力としてフィルタ回路
の出力データＹを得る。
【００１３】なお、図１７に示す従来の Bit Plane Str
ucture においては、ｉの最大値をｎとして、（ｍ＋
１）（ｎ＋１）−１＝８個の加算器と（ｍ＋１）（ｎ＋
１）＋ｍ（ｎ＋１）＝１５個の遅延素子が必要であるこ
とが分かる。但し、遅延素子１2，１5，２2，２5，２8
については、遅延素子の性能に応じて所望の遅延時間を
得るために任意的に挿入されたものであり、これらの遅
延素子は省略することができる。これを考慮すると、本
質的には（ｍ＋１）ｎ＋ｍｎ＝１０個の遅延素子で構成
することができる。
【００１４】
【発明が解決しようとする課題】図１７に示すように、
フィルタ回路を構成するにあたっては、フィルタ係数の
種類数と係数要素の数とに応じて多数の遅延素子、加算
器、乗算器が必要となり、フィルタ回路の回路規模が増
大する。これは１チップあたりの面積を増大させ、製造
コストをおし上げるという問題があった。
【００１５】そしてこの問題は、図１６に示されたよう
な複数のフィルタ回路を用いて構成されるディジタル信
号処理回路において特に顕著となる。
【００１６】本発明はこのような問題を解決するために
成されたものであり、遅延素子及び加算器の個数を削減
することにより、フィルタ回路の回路規模を縮小するこ
とを目的とする。
【００１７】
【課題を解決するための手段】この発明のうち請求項１
に係るフィルタ回路は、最下位桁から順にＣi 0乃至Ｃi m
（０≦ｉ≦ｎ、０≦ｊ≦ｍ：ｉ，ｊ，ｎ，ｍはいずれも
整数）で表され、いずれもＲ進数である（ｎ＋１）個の
フィルタ係数Ｃiを有するフィルタ回路において、フィ
ルタ回路は、１／Ｒを乗ずる乗算器を介した、第０乃至
第ｍの積和演算単位の縦続接続により構成され、第ｊの
積和演算単位は、フィルタ回路の処理すべき入力データ
とＣ0 j乃至Ｃn jとの乗算をそれぞれ行う第０から第ｎの
乗算器と、第ｎから第０の乗算器の出力をこの順に逐次
遅延しながら累加を行うためのｎ個の遅延素子及び加算
器とを有し、加算器のうちの最終段の出力が第ｊの積和
演算単位の出力として得られ、第（ｊ−１）の積和演算
単位の出力は、所定の係数が乗じられて、第ｊの積和演
算単位の第ｔの乗算器（０≦ｔ≦（ｎ−１））のいずれ
か一つに伴って累加の対象となることを特徴とするもの
である。
【００１８】また、この発明のうち請求項２に係るフィ
ルタ回路は、最下位桁から順にＣi 0乃至Ｃi m（０≦ｉ≦
ｎ、０≦ｊ≦ｍ：ｉ，ｊ，ｎ，ｍはいずれも整数）で表
され、いずれもＲ進数である（ｎ＋１）個のフィルタ係
数Ｃiを有するフィルタ回路において、フィルタ回路
は、１／Ｒを乗ずる乗算器を介した、第０乃至第ｍの積
和演算単位の縦続接続により構成され、第ｊの積和演算
単位は、自身へ入力されるデータとＣ0 j乃至Ｃn jとの乗
算をそれぞれ行う第０から第ｎの乗算器と、第０から第
ｎの乗算器の出力をこの順に累加するためのｎ個の加算
器とを有し、第０乃至第ｍの積和演算単位における第０
の乗算器には、入力データがそれぞれ入力され、第０乃
至第ｍの積和演算単位における第ｈの乗算器（１≦ｈ≦
ｎ）には、入力データがｈ個の遅延素子を介してそれぞ
れ入力されることを特徴とするものである。
【００１９】また、この発明のうち請求項３に係るフィ
ルタ回路は、２進数のフィルタ係数Ｃi を最下位ビット
から順に構成し、いずれもが「０」及び「１」のいずれ
か一方を採る係数要素Ｃi j（０≦ｉ≦ｎ、０≦ｊ≦ｍ：
ｉ，ｊ，ｎ，ｍはいずれも整数）と、入力データＸ0 を
逐次遅延して得られる被遅延入力データＸi とを用い、
ｉに関する総和ΣＣi jＸi ２j+k （ｋは整数）として求
められる部分積Ｐj のｊに関する総和を採って、ｉに関
する総和ΣＣi Ｘi を求めて出力するフィルタ回路であ
って、異なるｊについての部分積Ｐj のそれぞれにおい
て、共通して複数の係数要素Ｃq jが「１」を採る場合に
（ｑは０以上ｎ以下の整数であって複数の値を採る）、
被遅延入力データＸq のｑに関する総和として中間変数
を求める共通項演算部と、中間変数を用いて部分積Ｐj
を求める第ｊの積和演算単位と、第（ｓ−１）の積和演
算単位の出力を１／２を乗じて第ｔの積和演算単位へ入
力する第ｓの乗算器（１≦ｓ≦ｍ）とを備えることを特
徴とするものである。
【００２０】また、この発明のうち請求項４に係るフィ
ルタ回路は請求項３記載のフィルタ回路であって、フィ
ルタ係数Ｃi がそれぞれのｉに関して複数設定され、フ
ィルタ選択信号によって択一的に選択されることによ
り、複数のフィルタ特性を呈し、異なるフィルタ特性に
応じて異なる中間変数を求めるために被遅延入力データ
Ｘi をフィルタ選択信号によって選択的に共通項演算部
へ入力する第１セレクタと、異なるフィルタ特性に応じ
て異なる部分積Ｐj を求めるために第ｊの積和演算単位
へ共通項演算部の出力及び前記被遅延入力データＸi を
フィルタ選択信号によって選択的に出力する第２セレク
タとを更に備えたものである。
【００２１】
【発明の実施の形態】
実施の形態１．図１は、本実施の形態１に係るフィルタ
回路の構成を示すブロック図である。ここでは、ｍ＝
２、ｎ＝２の条件下で図示した。以下、図１に示す回路
の動作を説明する。まず第０ bit plane においては、
フィルタ回路の処理すべき入力データＸが乗算器Ｃ2 0乃
至Ｃ0 0にそれぞれ入力され、各乗数に対応する部分積が
求められる。加算器１０0には、遅延素子２0を介して乗
数Ｃ2 0に対応する部分積が入力されるとともに、乗数Ｃ
1 0に対応する部分積が入力され、加算器１０0の出力は
遅延素子２1を介して加算器１０1に入力される。一方、
乗数Ｃ0 0に対応する部分積も加算器１０1に入力され、
加算器１０1の出力として第０ bit plane の出力を得
る。
【００２２】第０ bit plane の出力たる加算器１０1の
出力は、いずれの bit plane にも属さない遅延素子
２2，３0を介して、やはりいずれの bit plane にも属
さない乗算器１００0に入力される。乗算器１００0は乗
数１／２を有し、自身の入力データに１／２を乗じて、
即ち自身の入力データを１ビット右にシフトしてＬＳＢ
を切り捨てたものを出力する。
【００２３】一方、入力データＸは、いずれの bit pla
ne にも属さない遅延素子１0を介して、第１ bit plane
において乗算器Ｃ2 1乃至Ｃ0 1にそれぞれ入力され、各
乗数に対応する部分積が求められる。加算器１０2に
は、乗数Ｃ2 1に対応する部分積が遅延素子２3を介して
入力されるとともに、乗数Ｃ1 1に対応する部分積が入力
される。加算器１０2の出力は遅延素子２4を介して加算
器１０3に入力され、一方、乗数Ｃ0 1に対応する部分積
も加算器１０3に入力される。そして加算器１０3の出力
として第１ bit plane の出力を得る。
【００２４】加算器１０6には、第１ bit plane の出力
たる加算器１０3の出力が、いずれの bit plane にも属
さない遅延素子２5を介して入力されるとともに、乗算
器１００0の出力も入力され、その加算結果を出力す
る。
【００２５】以下、第２ bit plane においても同様の
動作が行われ、加算器１０7の出力としてフィルタ回路
の出力Ｙを得る。
【００２６】このように本実施の形態１に係るフィルタ
回路は、（ｎ−１）以下のｉに対して、乗算器Ｃ
i+1 jと、乗算器Ｃi+1 jに対応する部分積及び乗算器Ｃi j
に対応する部分積を加算する加算器１０0乃至１０5との
間に遅延素子２0，２1，２3，２4，２6，２7を挿入する
ことにより、フィルタ係数の相違に対応して入力データ
Ｘを逐次遅延している点で、図１７に示す従来の Bit P
lane Structure と共通する。
【００２７】しかし、本実施の形態１に係るフィルタ回
路は、以下の点で従来の Bit PlaneStructure と相違す
る。即ち、従来の Bit Plane Structure においては、
第ｓbit plane （０≦ｓ≦（ｍ−１））の出力を第（ｓ
＋１） bit plane における係数要素Ｃn s+1に対応する
部分積と加算していたのに対し、本実施の形態１に係る
フィルタ回路においては、第ｓ bit plane の出力を第
（ｓ＋１） bit planeの出力と加算している。その結
果、第ｓ bit plane の出力は、第（ｓ＋１） bit plan
e においてなされる係数要素Ｃn s+1乃至Ｃ0 s+1と入力デ
ータＸとの乗算の結果を逐次遅延するための遅延素子の
いずれも介さない。例えば、第１ bit plane の出力
は、第２ bit plane においてなされる係数要素Ｃ2 2乃
至Ｃ0 2と入力データＸとの乗算の結果を逐次遅延するた
めの遅延素子２6乃至２8のいずれも介さない。
【００２８】従って、従来の Bit Plane Structure に
おいては、例えば、第０ bit planeの出力たる加算器１
０1の出力が第１ bit plane において遅延素子２3乃至
２5を介していたため、これに対応して入力データＸを
遅延するために、第０及び第１bit plane 間に（ｎ＋
１）＝３個の遅延素子１0乃至１2を挿入する必要があっ
たのに対し、本実施の形態１に係るフィルタ回路におい
ては、例えば、第０ bitplane の出力たる加算器１０1
の出力が遅延素子２3乃至２5のいずれも介さないため、
第０及び第１ bit plane 間にこれに対応する遅延素子
を挿入する必要はない。
【００２９】即ち、本実施の形態１に係るフィルタ回路
においては、加算器については従来の Bit Plane Struc
ture と同様に（ｍ＋１）（ｎ＋１）−１＝８個必要と
するが、遅延素子については（ｍ＋１）（ｎ＋１）＋
（２ｍ＋１）＝１４個で足り、従来の Bit Plane Struc
ture においてはｍ＝２、ｎ＝２の条件下で１５個必要
であったことに鑑みれば、遅延素子の個数を削減するこ
とができる。
【００３０】また、本実施の形態１に係るフィルタ回路
においては、入力データＸは、乗算器Ｃi jで処理を受け
る前後において（４＋ｉ）個の遅延素子を介して出力に
至っている。即ち、従来の Bit Plane Structure と同
様に、同一のフィルタ係数を構成する係数要素に対応す
る乗算器については、入力データＸが同数の遅延素子を
介してフィルタ回路から出力され、また、異なるフィル
タ係数を構成する係数要素に対応する乗算器同士の間で
は、ｉが大きくなるに従って出力に至るまでに入力デー
タＸが介する遅延素子の個数も増加していることが分か
る。なお、遅延素子１0乃至３2はいずれも同じ性能を有
することが前提とされる。
【００３１】従って、以下の数１を満たす条件下におい
ては、従来の Bit Plane Structureと同じ特性を有する
フィルタ回路を、従来よりも少ない遅延素子で構成する
ことができるため、回路規模を縮小することができる。
【００３２】
【数１】
【００３３】なお、遅延素子１0，１1，２2，２5，
２8，３0，３1，３2については、遅延素子の性能に応じ
て所望の遅延時間を得るために任意的に挿入されたもの
であり、これらの遅延素子は省略することができる。こ
れを考慮すると、実質的には（ｍ＋１）ｎ＝６個の遅延
素子で構成することができる。
【００３４】また、本実施の形態１においては、第ｓ b
it plane の出力を第（ｓ＋１） bit plane の出力と加
算する場合について述べたが、図２に示すように、第ｓ
bitplane の出力を第（ｓ＋１） bit plane における
乗数Ｃt s+1（１≦ｔ≦（ｎ−１））に対応する部分積と
加算する場合であっても、入力データＸを遅延するため
に各 bit plane 間に挿入しなければならない遅延素子
の個数を（ｎ−ｔ）個削減することができ、回路規模を
縮小することができる。
【００３５】なお、図２に示すフィルタ回路と従来の B
it Plane Structure とを比較すると、入力データＸを
遅延するための遅延素子として各 bit plane 間にとも
に３個の遅延素子が挿入されているように見えるが、図
２に示す回路における遅延素子１2，１5はそれぞれ遅延
素子３0，３1に対応して設けられたものであり、従来の
Bit Plane Structure における遅延素子１2，１5とは
本質を異にする。
【００３６】実施の形態２．図４〜図６は、本実施の形
態２に係るフィルタ回路の構成を示すブロック図であ
り、これらの図は図３に示された接続関係に基づいて、
一点鎖線で示される仮想線において連続する。ここで
は、ｍ＝４、ｎ＝６の条件下で図示した。以下、この回
路の動作を説明する。各 bit plane の乗算器Ｃ0 jには
入力データＸが入力され、それぞれの乗数に対応する部
分積が求められる。また、各 bit planeの乗算器Ｃ1 jに
は遅延素子１0，１1によって遅延された入力データＸが
入力され、それぞれの乗数に対応する部分積が求められ
る。以下同様に、各 bit planeの乗算器Ｃ2 jには遅延素
子１0乃至１3によって遅延された入力データＸが、各 b
it plane の乗算器Ｃ3 jには遅延素子１0乃至１5によっ
て遅延された入力データＸが、各 bit plane の乗算器
Ｃ4 jには遅延素子１0乃至１7によって遅延された入力デ
ータＸが、各 bit plane の乗算器Ｃ5 jには遅延素子１0
乃至１9によって遅延された入力データＸが、各 bit pl
ane の乗算器Ｃ6 jには遅延素子１0乃至１11によって遅
延された入力データＸが、それぞれ入力され、各々の乗
数に対応する部分積が求められる。
【００３７】各々の乗数に対応する部分積は、実施の形
態１の場合と同様に、加算器１０0乃至１０29によって
各 bit plane ごとに累加され、加算器１０5，１０11，
１０17，１０23，１０29の出力として各 bit plane の
出力を得る。第０ bit planeの出力たる加算器１０5の
出力は、いずれの bit plane にも属さない遅延素子
２6，３0と、やはりいずれの bit plane にも属さな
い、乗数１／２を有する乗算器１００0とを介して、加
算器１０30に入力される。また、第１ bit plane の出
力たる加算器１０11の出力は、いずれの bit plane に
も属さない遅延素子２13，４0を介して、加算器１０30
に入力される。加算器１０30の出力は、いずれのbit pl
ane にも属さない遅延素子３1と、やはりいずれの bit
plane にも属さない、乗数１／２を有する乗算器１００
1とを介して、加算器１０31に入力される。また、第２
bit plane の出力たる加算器１０17の出力は、いずれの
bit plane にも属さない遅延素子２20，４1，４2を介
して、加算器１０31に入力される。加算器１０31の出力
は、いずれの bit plane にも属さない遅延素子３2と、
やはりいずれの bit plane にも属さない、乗数１／２
を有する乗算器１００2とを介して、加算器１０32に入
力される。また、第３ bit plane の出力たる加算器１
０23の出力は、いずれの bit plane にも属さない遅延
素子２27，４3乃至４5を介して、加算器１０32に入力さ
れる。加算器１０32の出力は、いずれの bit plane に
も属さない遅延素子３4と、やはりいずれの bit plane
にも属さない、乗数１／２を有する乗算器１００3とを
介して、加算器１０33に入力される。また、第４ bit p
lane の出力たる加算器１０29の出力は、いずれの bit
plane にも属さない遅延素子２34，４6乃至４9を介し
て、加算器１０33に入力される。そして、加算器１０33
の出力としてフィルタ回路の出力データＹを得る。
【００３８】このように本実施の形態２に係るフィルタ
回路は、第ｓ bit plane の出力を第（ｓ＋１） bit pl
ane の出力と加算している点で、実施の形態１に係るフ
ィルタ回路と共通する。しかし、各 bit plane におい
て、ｉが小さい乗数に対応する部分積から順に部分積が
累加される点において、ｉが大きい乗数に対応する部分
積から順に部分積が累加される実施の形態１に係るフィ
ルタ回路と相違するほか、以下のような相違点がある。
【００３９】まず第１の相違点は、実施の形態１に係る
フィルタ回路においては、（ｎ−１）以下のｉについ
て、乗算器Ｃi+1 jと、乗算器Ｃi+1 jに対応する部分積及
び乗算器Ｃi jに対応する部分積を加算する加算器１０0
乃至１０5との間に、遅延素子２0，２1，２3，２4，
２6，２7を挿入することにより、フィルタ係数の相違に
対応して入力データＸを逐次遅延していたのに対し、本
実施の形態２に係るフィルタ回路においては、入力デー
タＸが各乗算器に入力されるまでに遅延素子１0，１2，
１4，１6，１8，１10を挿入することにより、フィルタ
係数の相違に対応して入力データＸを逐次遅延している
点である。
【００４０】特に図４〜図６に示すように、乗算器Ｃ0 j
から加算器１０5+6jへ至るまでの経路に遅延素子２7j乃
至２7j+5を挿入している場合は、フィルタ係数の相違に
対応して入力データＸを逐次遅延するために、２個を１
組とする遅延素子がｎ組、即ち２ｎ個の遅延素子
（１0，１1），（１2，１3），（１4，１5），（１6，
１7），（１8，１9），（１10，１11）が挿入されてい
る点において実施の形態１に係るフィルタ回路と相違す
る。
【００４１】次に第２の相違点は、実施の形態１に係る
フィルタ回路においては、各 bit plane の出力を得る
加算器（例えば１０3）と、その段の出力と前段の bit
planeの出力とを加算する加算器（例えば１０6）との間
には、１個の遅延素子（例えば２5）のみが挿入されて
いたのに対し、本実施の形態２に係るフィルタ回路にお
いては、それに加えて、第ｊ bit plane についてｊ個
の遅延素子４0，（４1，４2），（４3，４4，４5），
（４6，４7，４8，４9）が挿入されている点である。
【００４２】以上のように、本実施の形態２に係るフィ
ルタ回路を用いると、加算器については従来の Bit Pla
ne Structure と同様に（ｍ＋１）（ｎ＋１）−１＝３
４個必要とするが、遅延素子については（ｍ＋１）（ｎ
＋１）＋２ｎ＋（１／２）ｍ（ｍ＋１）＋（ｍ＋１）＝
６２個で足り、従来の Bit Plane Structure において
はｍ＝４、ｎ＝６の条件下で６３個の遅延素子が必要で
あったことに鑑みれば、遅延素子の個数を削減すること
ができる。
【００４３】また、本実施の形態２に係るフィルタ回路
においては、入力データＸは、乗算器Ｃi jで処理を受け
る前後において（１２＋ｉ）個の遅延素子を介して出力
に至っている。即ち、従来の Bit Plane Structure と
同様に、同一のフィルタ係数をを構成する係数要素に対
応する乗算器については、入力データＸが同数の遅延素
子を介してフィルタ回路から出力され、また、異なるフ
ィルタ係数を構成する係数要素に対応する乗算器同士の
間では、ｉが大きくなるに従って出力に至るまでに入力
データＸが介する遅延素子の個数も増加していることが
分かる。
【００４４】従って、以下の数２を満たす条件下におい
ては、従来の Bit Plane Structureと同じ特性を有する
フィルタ回路を、従来よりも少ない遅延素子で構成する
ことができるため、回路規模を縮小することができる。
【００４５】
【数２】
【００４６】なお、本実施の形態２においては第ｓ bit
plane の出力を第（ｓ＋１） bitplane の出力と加算
する場合について述べたが、これに限らず、第ｓ bit p
laneの出力を第（ｓ＋１） bit plane における乗数Ｃt
s+1に対応する部分積と加算する場合であっても、入力
データＸを遅延するための遅延素子の個数を削減するこ
とができ、回路規模を縮小することができる。
【００４７】なお、遅延素子１1，１3，１5，１7，
１9，１11，２0乃至２34，３0乃至３5、４0乃至４9につ
いては、遅延素子の性能に応じて所望の遅延時間を得る
ために任意的に挿入されたものであり、これらの遅延素
子は省略することができる。これを考慮すると、実質的
にはｎ＝６個の遅延素子で構成することができる。
【００４８】実施の形態３．図７は、本実施の形態３に
係るフィルタ回路の構成を示すブロック図である。ここ
では、ｍ＝２、ｎ＝３の条件下で図示した。以下、この
回路の動作を説明する。各 bit plane の乗算器Ｃ0 jに
は入力データＸが入力され、それぞれの乗数に対応する
部分積が求められる。以下同様に、各 bit plane の乗
算器Ｃ1 jには遅延素子１0によって遅延された入力デー
タＸが、各 bit plane の乗算器Ｃ2 jには遅延素子１0，
１1によって遅延された入力データＸが、各 bit plane
の乗算器Ｃ3 jには遅延素子１0乃至１2によって遅延され
た入力データＸが入力され、それぞれの乗数に対応する
部分積が求められる。
【００４９】各 bit plane においては、各乗数に対応
する部分積の加算を実行するために木構造の加算器群が
用いられる。例えば第０ bit plane においては、乗数
Ｃ0 0に対応する部分積と乗数Ｃ1 0に対応する部分積との
加算が加算器１０0によって実行されるとともに、乗数
Ｃ2 0に対応する部分積と乗数Ｃ3 0に対応する部分積との
加算が加算器１０1によって実行される。次に、遅延素
子２0を介した加算器１０0の出力と遅延素子２1を介し
た加算器１０1の出力との加算が加算器１０6によって実
行され、加算器１０6の出力として第０ bit plane の出
力を得る。第１，第２ bit plane においても同様の動
作が行われ、加算器１０7の出力として第１bit plane
の出力を、加算器１０8の出力として第２ bit plane の
出力を、それぞれ得る。
【００５０】第０ bit plane の出力たる加算器１０6の
出力は、いずれの bit plane にも属さない遅延素子３0
と、やはりいずれの bit plane にも属さない、乗数１
／２を有する乗算器１００0とを介して、加算器１０9に
入力される。また、第１ bitplane の出力たる加算器１
０7の出力は、いずれの bit plane にも属さない遅延素
子４0を介して、加算器１０9に入力される。また、加算
器１０9の出力は、いずれの bit plane にも属さない遅
延素子３1と、やはりいずれの bit planeにも属さな
い、乗数１／２を有する乗算器１００1とを介して、加
算器１０10に入力される。また、第２ bit plane の出
力たる加算器１０8の出力は、いずれのbit plane にも
属さない遅延素子４1，４2を介して、加算器１０10に入
力される。そして加算器１０10の出力としてフィルタ回
路の出力データＹを得る。
【００５１】このように本実施の形態３に係るフィルタ
回路は、フィルタ係数の相違に対応して入力データＸを
逐次遅延するために、入力データＸが各乗算器に入力さ
れるまでの間に遅延素子１0，１1，１2を挿入している
点で、実施の形態２に係るフィルタ回路と共通する。即
ち、入力データＸが各乗算器に入力されるまでにフィル
タ係数の相違に対応した入力データＸの遅延がすでに完
了されている点において、実施の形態２に係るフィルタ
回路と共通する。
【００５２】しかし、上述のごとく、各乗数に対応する
部分積の加算を実行するために木構造の加算器群が用い
られる点において実施の形態２に係るフィルタ回路と相
違する。即ち、本実施の形態３に係るフィルタ回路にお
いては、各乗数に対応する部分積が求められた後、所望
の遅延時間を得るために任意的に遅延素子を挿入するに
あたって、木構造の加算器群を用いることにより複数の
乗算器に対して一つの遅延素子をまとめて機能させる点
で、実施の形態２に係るフィルタ回路と相違する。これ
により、フィルタ回路に挿入する遅延素子の個数をさら
に削減することができる。
【００５３】以上のように、本実施の形態３に係るフィ
ルタ回路を用いると、加算器については従来の Bit Pla
ne Structure と同様に（ｍ＋１）（ｎ＋１）−１＝１
１個必要とするが、遅延素子については（ｍ＋１）（ｎ
−１）＋ｎ＋（１／２）ｍ（ｍ＋１）＋（ｍ＋１）＝１
５個で足り、従来の Bit Plane Structure においては
ｍ＝２、ｎ＝３の条件下で２０個必要であったことに鑑
みれば、遅延素子の個数を削減することができる。
【００５４】また、本実施の形態３に係るフィルタ回路
においては、入力データＸは、乗算器Ｃi jで処理を受け
る前後において（４＋ｉ）個の遅延素子を介して出力に
至っている。即ち、従来の Bit Plane Structure と同
様に、同一のフィルタ係数を構成する係数要素に対応す
る乗算器については、入力データＸが同数の遅延素子を
介してフィルタ回路から出力され、また、異なるフィル
タ係数を構成する係数要素に対応する乗算器同士の間で
は、ｉが大きくなるに従って出力に至るまでに入力デー
タＸが介する遅延素子の個数も増加していることが分か
る。なお、遅延素子１0乃至４2はいずれも同じ特性を有
することが前提とされる。
【００５５】従って、以下の数３を満たす条件下におい
ては、従来の Bit Plane Structureと同じ特性を有する
フィルタ回路を、従来よりも少ない遅延素子で構成する
ことができるため、回路規模を縮小することができる。
【００５６】
【数３】
【００５７】なお、遅延素子２0乃至２5，３0乃至３2、
４0乃至４2は、遅延素子の性能に応じて所望の遅延時間
を得るために任意的に挿入されたものであり、これらの
遅延素子は省略することができる。これを考慮すると、
実質的にはｎ＝３個の遅延素子で構成することができ
る。
【００５８】実施の形態４．図９及び図１０は、本実施
の形態４に係るフィルタ回路の構成を示すブロック図で
あり、これらの図は図８に示された接続関係に基づい
て、一点鎖線で示される仮想線において連続する。ここ
では、ｍ＝４、ｎ＝３の条件下で図示した。以下、この
回路の動作を説明する。第０ bit plane の乗算器Ｃ0 0
には入力データＸが入力され、乗数Ｃ0 0に対応する部分
積が求められる。また、第１ bit planeの乗算器Ｃ0 1に
は入力データＸが遅延素子１0を介して入力され、乗数
Ｃ0 1に対応する部分積が求められる。以下同様に、第２
bit plane の乗算器Ｃ0 2には入力データＸが遅延素子
１0，１1を介して入力され、第３ bit plane の乗算器
Ｃ0 3には入力データＸが遅延素子１0乃至１2を介して入
力され、第４ bit plane の乗算器Ｃ0 4には入力データ
Ｘが遅延素子１0乃至１3を介して入力され、各乗数に対
応する部分積がそれぞれ求められる。
【００５９】次に、第０ bit plane の乗算器Ｃ1 0には
入力データＸが遅延素子１0，１1によって２個分遅延さ
れて入力されるが、第１ bit plane 以降においては、
入力データＸが遅延素子１0乃至１j+1によって（２＋
ｊ）個分遅延されて乗算器Ｃ1 jに入力される。以下同様
に、２以上のｉについて、第０ bit plane の乗算器Ｃi
0には入力データＸが遅延素子１0乃至１2i-1によって２
ｉ個分遅延されて入力されるが、第１ bit plane 以降
においては、入力データＸが遅延素子１0乃至１2i+j-1
によって逐次（２ｉ＋ｊ）個分遅延されて各乗算器に入
力され、各乗数に対応する部分積が求められる。
【００６０】以降、実施の形態１の場合と同様の動作に
従って積和演算が行われ、加算器１０18の出力としてフ
ィルタ回路の出力データＹを得る。
【００６１】このように、本実施の形態４に係るフィル
タ回路を用いると、加算器については従来の Bit Plane
Structure と同様に（ｍ＋１）（ｎ＋１）−１＝１９
個必要とするが、遅延素子については（ｍ＋１）（ｎ＋
１）＋（ｍ＋２ｎ）＋（ｍ＋１）＝３５個で足り、従来
の Bit Plane Structure においてはｍ＝４、ｎ＝３の
条件下で３６個必要であったことに鑑みれば、遅延素子
の個数を削減することができる。
【００６２】また、本実施の形態４に係るフィルタ回路
においては、入力データＸは、乗算器Ｃi jで処理を受け
る前後において（９＋ｉ）個の遅延素子を介して出力に
至っている。即ち、従来の Bit Plane Structure と同
様に、同一のフィルタ係数を構成する係数要素に対応す
る乗算器については、入力データＸが同数の遅延素子を
介してフィルタ回路から出力され、また、異なるフィル
タ係数を構成する係数要素に対応する乗算器同士の間で
は、ｉが大きくなるに従って出力に至るまでに入力デー
タＸが介する遅延素子の個数も増加している。なお、遅
延素子１0乃至３4はいずれも同じ性能を有することが前
提とされる。
【００６３】従って、以下の数４を満たす条件下におい
ては、従来の Bit Plane Structureと同じ特性を有する
フィルタ回路を、従来よりも少ない遅延素子で構成する
ことができるため、回路規模を縮小することができる。
【００６４】
【数４】
【００６５】なお、遅延素子２3，２7，２11，２15，２
19は、遅延素子の性能に応じて所望の遅延時間を得るた
めに任意的に挿入されたものであり、これらの遅延素子
は省略することができる。
【００６６】また、本実施の形態４に係るフィルタ回路
は、実施の形態１に係るフィルタ回路と同様の考えに基
づき、各 bit plane において、乗算器Ｃ0 jと加算器１
０2+3jとの間に遅延素子２4j乃至２2+4jをそれぞれ挿入
することにより、フィルタ係数の相違に対応して入力デ
ータＸを逐次遅延するものである。従って、遅延素子１
0乃至１9及び遅延素子３0乃至３4を省略することもで
き、これを考慮すると、実質的には（ｍ＋１）ｎ＝１５
個の遅延素子でフィルタ回路を構成することができる。
【００６７】なお、本実施の形態４においては第ｓ bit
plane の出力を第（ｓ＋１） bitplane の出力と加算
する場合について述べたが、これに限らず、第ｓ bit p
laneの出力を第（ｓ＋１） bit plane における乗数Ｃt
s+1（１≦ｔ≦（ｎ−１））に対応する部分積と加算す
る場合であっても、入力データＸを遅延するための遅延
素子の個数を削減することができ、回路規模を縮小する
ことができる。
【００６８】実施の形態５．まず、以下の数５で表され
るフィルタ処理について考える。
【００６９】
【数５】
【００７０】数５は、以下の数６のように変形すること
ができる。
【００７１】
【数６】
【００７２】数６中には、（Ｘ1＋Ｘ3）及び（Ｘ0＋Ｘ2
＋Ｘ4）という項が重複して現れている。このとき、数
式中に重複して現れる項（共通項）を中間変数に置く
と、数６は以下の数７のように変形することができる。
なお、ここでは、Ａ＝Ｘ1＋Ｘ3、Ｂ＝Ｘ0＋Ｘ2＋Ｘ4と
した。
【００７３】
【数７】
【００７４】数６に従ってＹを求める場合と共通項を中
間変数に置いてからＹを求める場合とを比較すると、数
６に従う場合は１６回の加算を行う必要があるのに対
し、中間変数を置く場合は１３回（中間変数を求める際
に３回、数７に従ってＹを求める際に１０回）の加算を
行えば足りる。即ち、共通項を中間変数に置くことによ
って、計算過程（具体的には加算過程）を省略すること
ができる。
【００７５】本実施の形態５は、このように共通項を中
間変数に置くことにより加算過程を省略するという概念
を、一般の固定係数ディジタルフィルタに適用し、加算
器の個数を削減するものである。
【００７６】図１１は、本実施の形態５に係るフィルタ
回路の構成を示すブロック図である。まず、入力データ
Ｘは遅延素子１0乃至１k（ｋ：自然数）によって逐次遅
延され、共通項演算部及び第０乃至第ｍ部分積加算部に
入力される。共通項演算部は複数の加算器によって構成
され、第０乃至第ｍ部分積加算部における積和演算に先
立ち、共通項の加算を実行する。中間変数に相当する共
通項演算部の出力は第０乃至第ｍ部分積加算部に入力さ
れ、各部分積加算部では、遅延素子１0乃至１kによって
逐次遅延された入力データＸと共通項演算部の出力とに
基づいて積和演算が実行される。各部分積加算部の出力
は、乗数１／２を有する乗算器を介して累加され、フィ
ルタ回路の出力データＹを得る。
【００７７】なお、図１１においては、逐次遅延された
入力データＸを各部分積加算部に入力するための配線を
（ｋ＋１）組と記載したが、これは最大（ｋ＋１）組と
いう意味であり、例えば数７で表される伝達関数を例に
とると、中間変数を置いた結果、数７中にはＸ3の項が
現れないため、フィルタ回路を構成する際にもＸ3を各
部分積加算部に入力する必要はなく、配線も不要であ
る。
【００７８】また、共通項演算部の出力を各部分積加算
部に入力するための配線についても同様のことがいえ、
フィルタ回路の特性に応じて不要な配線も生じ得る。
【００７９】例えば、数７に則して図１１を書き直すと
図１２のようになり、中間変数Ａに相当する共通項演算
部の出力は第２及び第４部分積加算部に入力され、中間
変数Ｂに相当する共通項演算部の出力は第１及び第３部
分積加算部に入力されていることが分かる。また、図１
２によると、１３個の加算器でフィルタ回路が構成され
ていることが分かる。なお、伝達関数の係数に応じてフ
ィルタ係数が固定されるため、逐次遅延された入力デー
タ及び共通項演算部の出力のいずれを各部分積加算部に
おける加算器に入力すべきかは予め決定することができ
る。従って、図１２においては各部分積演算部における
加算器への入力部分に乗数が１／２以外の乗算器を図示
したが、これは係数が「０」の乗算器との対比において
係数が「１」の乗算器を確認的に図示したものであり、
実際上は、これらの乗算器は省略することができる。
【００８０】従来の Bit Plane Structure において、
フィルタ係数が固定されている場合には、伝達関数の係
数が「０」で表されるビットに対応する乗算器と、その
乗算器の出力を一方の入力とする加算器とを予め取り除
くことができる。しかし、この場合でも伝達関数の係数
が「１」で表されるすべてのビットの数をＳとすると、
（Ｓ−１）個の加算器を用いてフィルタ回路を構成しな
ければならない。
【００８１】これに対し、図１１に示す本実施の形態５
に係るフィルタ回路によると、（Ｓ−１−Ｄ）個の加算
器でフィルタ回路を構成することができる。ここで、Ｄ
は以下の数８で表され、数８においてＴは共通項の数、
Ｄaは各共通項の重複度（１≦ａ≦Ｔ）、Ｔaは各共通項
の項数をそれぞれ表す。
【００８２】
【数８】
【００８３】従って、従来の Bit Plane Structure と
同じ特性を有するフィルタ回路を、従来よりも少ない加
算器で構成することができるため、加算器の個数を削減
することにより、フィルタ回路の回路規模を縮小するこ
とができる。
【００８４】実施の形態６．まず、以下の数９で表され
るフィルタ処理について考える。
【００８５】
【数９】
【００８６】数９は、以下の数１０のように変形するこ
とができる。
【００８７】
【数１０】
【００８８】数１０中には、（Ｘ0＋Ｘ3）及び（Ｘ0＋
Ｘ4＋Ｘ5）という項が共通項として現れているが、数１
０と数６とを比較すると、Ｘ0乃至Ｘ5の係数の相違、ひ
いてはフィルタ特性の相違に伴って、共通項が異なった
ものとなることが分かる。
【００８９】また、Ｐ＝（Ｘ0＋Ｘ3），Ｑ＝（Ｘ0＋Ｘ4
＋Ｘ5）と置くと、数１０は以下の数１１のように変形
することができる。
【００９０】
【数１１】
【００９１】以上を踏まえて、以下、本実施の形態６に
ついて述べる。上記実施の形態５で示した技術を、図１
６に示したようなディジタル信号処理回路を構成する各
フィルタ回路に適用すると、各フィルタ回路中の加算器
の個数をそれぞれ削減することができる。しかし、図１
６に示したディジタル信号処理回路では、フィルタ回路
Ｆ１乃至ＦＬが別個独立に構成されているため、これに
上記実施の形態５で示した技術を適用しようとしても、
上述のごとくフィルタ特性の相違に伴って共通項が異な
ったものとなるため、各フィルタ回路ごとに共通項演算
部を設ける必要がある。
【００９２】本実施の形態６は、一つの共通項演算部の
みでこれを実現することにより、さらに加算器の個数を
削減してディジタル信号処理回路の回路規模を縮小する
ものである。
【００９３】図１３は、本実施の形態６に係るディジタ
ル信号処理回路の構成を示すブロック図である。入力デ
ータＸは遅延素子１0乃至１kによって逐次遅延されて、
第１セレクタ群に入力される。また、第１セレクタ群に
はフィルタ選択信号も入力される。即ち、フィルタ回路
１乃至Ｌのうち、いずれのフィルタ回路を選択するかに
よって共通項が異なるものとなるため、第１セレクタ群
に入力されるフィルタ選択信号によって、フィルタ回路
の特性に応じた共通項演算部への入力を決定する。
【００９４】共通項演算部では、実施の形態５と同様に
共通項の加算が行われ、共通項演算部の出力が第２セレ
クタ群に入力される。また、入力データＸも遅延素子１
0乃至１kによって逐次遅延されて第２セレクタ群に入力
される。第２セレクタ群にはフィルタ選択信号も入力さ
れ、共通項演算部の出力及び逐次遅延された入力データ
Ｘのうち、選択するフィルタ回路に応じて各 bit plane
への入力を決定する。以下、実施の形態１乃至４と同
様に、各 bit plane において積和演算が行われ、ディ
ジタル信号処理回路の出力データｙを得る。
【００９５】例えば、数７に則して図１３を書き直すと
図１４のようになり、数１１に則して図１３を書き直す
と図１５のようになる。図１４における共通項加算部
は、加算器１０1a，１０2a，１０3aによって構成されて
いる。また、図１５における共通項加算部は、加算器１
０1b，１０2b，１０3bによって構成されている。即ち、
図１４と図１５とを比較すると、共通項演算部はともに
３つの加算器によって構成されている点で共通する。
【００９６】しかし、図１４と図１５とでは、加算器１
０1a乃至１０3a及び加算器１０1b乃至１０3bにそれぞれ
入力される入力データが異なる。即ち、加算器１０1aに
はＸ1とＸ3が入力されているのに対し、加算器１０1bに
はＸ0とＸ3が入力されており、また、加算器１０2aには
Ｘ0とＸ2が入力されているのに対し、加算器１０2bには
Ｘ0とＸ4が入力されている。さらに、加算器１０3aには
加算器１０2aの出力たる（Ｘ0＋Ｘ2）とＸ4とが入力さ
れているのに対し、加算器１０3bには加算器１０2bの出
力たる（Ｘ0＋Ｘ4）とＸ5とが入力されている。
【００９７】このように、たとえ共通項演算部を構成す
る加算器の個数が同じであっても、フィルタ係数の相違
に応じて、各加算器に入力する入力データは異なったも
のとなる。従って、本実施の形態６では入力データＸが
共通項演算部へ入力される前に、フィルタ選択信号に応
じて各加算器への入力を選択する第１セレクタ群を設け
た。
【００９８】また、本実施の形態６においては、共通項
演算部の出力及び適宜遅延された入力データＸは、第２
セレクタ群を介して各部分積加算部に入力されている。
これは、実施の形態５で述べたように、選択するフィル
タ係数の相違に応じて各部分積加算部に入力すべきデー
タも異なったものとなるため、第２セレクタ群を介する
ことによりフィルタ選択信号によって選択される任意の
フィルタ回路の特性に応じて、各積和演算単位への入力
を決定するものである。
【００９９】図１６に示したようなディジタル信号処理
回路において、フィルタ係数が固定されている場合に
は、伝達関数の係数が「０」で表されるビットに対応す
る乗算器と、その乗算器の出力を一方の入力とする加算
器とを予め取り除くことができる。しかし、この場合で
もフィルタ回路Ｆｚ（１≦ｚ≦Ｌ）において伝達関数の
係数が「１」で表されるすべてのビットの数をＳzとす
ると、（Ｓz−１）個の加算器を用いてフィルタ回路Ｆ
ｚを構成しなければならない。従って、ディジタル信号
処理回路全体としては、Ｋ個の加算器が必要である。こ
こで、Ｋは以下の数１２で表される。
【０１００】
【数１２】
【０１０１】これに対し、図１３に示す本実施の形態６
に係るディジタル信号処理回路によると、フィルタ回路
Ｆ１乃至ＦＬにおけるｍａｘ（Ｓz−１−Ｄz）個の加算
器でディジタル信号処理回路を構成することができる。
ここで、Ｄzは以下の数１３で表され、また、数１３に
おいて、ＴW,Zは共通項の数（１≦ｗ≦ＴZ）、ＤW,Zは
各共通項の重複度、ＮZは各フィルタ回路についての共
通項の数をそれぞれ表す。
【０１０２】
【数１３】
【０１０３】従って、従来の Bit Plane Structure と
同じ特性を有するディジタル信号処理回路を、従来より
も少ない加算器で構成することができるため、加算器の
個数を削減することにより、ディジタル信号処理回路の
回路規模を縮小することができる。
【０１０４】
【発明の効果】この発明のうち請求項１に係るものによ
れば、第（ｊ−１）の積和演算単位の出力は、第ｊの積
和演算単位における第ｎの乗算器の出力と加算されるの
ではなく、第ｔの乗算器の出力のいずれか一つに伴って
累加の対象となる。
【０１０５】従って、各積和演算単位の出力がフィルタ
回路の出力に至るまでに介する遅延素子の個数が１〜ｎ
個減少するため、フィルタ回路の回路規模を減少するこ
とができる。
【０１０６】また、この発明のうち請求項２に係るもの
によれば、第ｈの乗算器にはフィルタ回路への入力デー
タがｈ個の遅延素子を介してそれぞれ入力され、これに
より、第（ｈ−１）の乗算器へ入力されるデータに対し
て第ｈの乗算器へ入力されるデータを逐次遅延すること
ができる。
【０１０７】従って、請求項１に係る発明のように、
（ｎ＋１）個の乗算器の出力を逐次遅延しながら累加を
行う場合にはｍｎ個の遅延素子が必要であったことと比
較すると、本請求項２に係る発明においてはｎ個の遅延
素子でこれを実現することができるため、フィルタ回路
の回路規模をさらに減少することができる。
【０１０８】また、この発明のうち請求項３に係るもの
によれば、異なるｊについての部分積Ｐj を求める際に
共通して用いられる中間変数を予め求めておくので、各
積和演算単位において積和演算を実行する際に、重複す
る加算を回避することができる。従って、各積和演算単
位を構成する際に必要となる加算器の個数を削減するこ
とができる。
【０１０９】また、この発明のうち請求項４に係るもの
によれば、ディジタル信号処理回路への入力データは演
算部を介して第０乃至第ｍの積和演算単位に入力される
ため、請求項３に係る発明と同様に各積和演算単位を構
成する際に必要となる加算器の個数を削減することがで
きる。
【０１１０】しかも、入力データを逐次遅延するための
遅延素子と演算部との間に第１セレクタを備えるため、
複数のフィルタ特性のうちフィルタ選択信号によって選
択される任意のフィルタ回路の特性に応じて、共通項演
算部への入力を決定することができる。
【０１１１】さらに、共通項演算部の出力及び逐次遅延
された入力データは一旦第２セレクタに入力されるた
め、フィルタ選択信号によって選択される任意のフィル
タ回路の特性に応じて、各積和演算単位への入力を決定
することができる。
【０１１２】即ち、第１及び第２セレクタを設けること
により、複数のフィルタ特性に対して一つの共通項演算
部でフィルタ回路を構成することができるため、複数の
フィルタ回路のそれぞれについて共通項演算部を設ける
場合と比較すると、明らかに回路規模を縮小することが
できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係るフィルタ回路の
構成を示すブロック図である。
【図２】 本発明の実施の形態１に係るフィルタ回路の
構成を示すブロック図である。
【図３】 図４から図６の接続関係を示す図である。
【図４】 本発明の実施の形態２に係るフィルタ回路の
構成を示すブロック図である。
【図５】 本発明の実施の形態２に係るフィルタ回路の
構成を示すブロック図である。
【図６】 本発明の実施の形態２に係るフィルタ回路の
構成を示すブロック図である。
【図７】 本発明の実施の形態３に係るフィルタ回路の
構成を示すブロック図である。
【図８】 図９及び図１０の接続関係を示す図である。
【図９】 本発明の実施の形態４に係るフィルタ回路の
構成を示すブロック図である。
【図１０】 本発明の実施の形態４に係るフィルタ回路
の構成を示すブロック図である。
【図１１】 本発明の実施の形態５に係るフィルタ回路
の構成を示すブロック図である。
【図１２】 本発明の実施の形態５に係るフィルタ回路
の構成を示すブロック図である。
【図１３】 本発明の実施の形態６に係るディジタル信
号処理回路の構成を示すブロック図である。
【図１４】 本発明の実施の形態６に係るディジタル信
号処理回路の構成を示すブロック図である。
【図１５】 本発明の実施の形態６に係るディジタル信
号処理回路の構成を示すブロック図である。
【図１６】 従来のディジタル信号処理回路の一例を示
すブロック図である。
【図１７】 従来のフィルタ回路の例として、 Bit Pla
ne Structure を示すブロック図である。
【符号の説明】
Ｃ0 0〜Ｃ6 4，１００0〜１００3 乗算器、１0〜１11，
１k，２0〜２34，３0〜３4，４0〜４9 遅延素子、１０
0〜１０33，１０1a〜１０3a，１０1b〜１０3b加算器。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 最下位桁から順にＣi 0乃至Ｃi m（０≦ｉ
    ≦ｎ、０≦ｊ≦ｍ：ｉ，ｊ，ｎ，ｍはいずれも整数）で
    表され、いずれもＲ進数である（ｎ＋１）個のフィルタ
    係数Ｃiを有するフィルタ回路において、 前記フィルタ回路は、１／Ｒを乗ずる乗算器を介した、
    第０乃至第ｍの積和演算単位の縦続接続により構成さ
    れ、 前記第ｊの積和演算単位は、 前記フィルタ回路の処理すべき入力データとＣ0 j乃至Ｃ
    n jとの乗算をそれぞれ行う第０から第ｎの乗算器と、 前記第ｎから第０の乗算器の出力をこの順に逐次遅延し
    ながら累加を行うためのｎ個の遅延素子及び加算器とを
    有し、 前記加算器のうちの最終段の出力が前記第ｊの積和演算
    単位の出力として得られ、 前記第（ｊ−１）の積和演算単位の出力は、所定の係数
    が乗じられて、前記第ｊの積和演算単位の前記第ｔの乗
    算器（０≦ｔ≦（ｎ−１））のいずれか一つに伴って前
    記累加の対象となるフィルタ回路。
  2. 【請求項２】 最下位桁から順にＣi 0乃至Ｃi m（０≦ｉ
    ≦ｎ、０≦ｊ≦ｍ：ｉ，ｊ，ｎ，ｍはいずれも整数）で
    表され、いずれもＲ進数である（ｎ＋１）個のフィルタ
    係数Ｃiを有するフィルタ回路において、 前記フィルタ回路は、１／Ｒを乗ずる乗算器を介した、
    第０乃至第ｍの積和演算単位の縦続接続により構成さ
    れ、 前記第ｊの積和演算単位は、 自身へ入力されるデータとＣ0 j乃至Ｃn jとの乗算をそれ
    ぞれ行う第０から第ｎの乗算器と、 前記第０から第ｎの乗算器の出力をこの順に累加するた
    めのｎ個の加算器とを有し、 前記第０乃至第ｍの積和演算単位における第０の乗算器
    には、前記入力データがそれぞれ入力され、 前記第０乃至第ｍの積和演算単位における第ｈの乗算器
    （１≦ｈ≦ｎ）には、前記入力データがｈ個の遅延素子
    を介してそれぞれ入力されるフィルタ回路。
  3. 【請求項３】 ２進数のフィルタ係数Ｃi を最下位ビッ
    トから順に構成し、いずれもが「０」及び「１」のいず
    れか一方を採る係数要素Ｃi j（０≦ｉ≦ｎ、０≦ｊ≦
    ｍ：ｉ，ｊ，ｎ，ｍはいずれも整数）と、入力データＸ
    0 を逐次遅延して得られる被遅延入力データＸi とを用
    い、ｉに関する総和ΣＣi jＸi ２j+k （ｋは整数）とし
    て求められる部分積Ｐj のｊに関する総和を採って、ｉ
    に関する総和ΣＣi Ｘi を求めて出力するフィルタ回路
    であって、 異なるｊについての前記部分積Ｐj のそれぞれにおい
    て、共通して複数の前記係数要素Ｃq jが「１」を採る場
    合に（ｑは０以上ｎ以下の整数であって複数の値を採
    る）、前記被遅延入力データＸq のｑに関する総和とし
    て中間変数を求める共通項演算部と、 前記中間変数を用いて前記部分積Ｐj を求める第ｊの積
    和演算単位と、 第（ｓ−１）の前記積和演算単位の出力を１／２を乗じ
    て前記第ｔの積和演算単位へ入力する第ｓの乗算器（１
    ≦ｓ≦ｍ）とを備えるフィルタ回路。
  4. 【請求項４】 前記フィルタ係数Ｃi がそれぞれのｉに
    関して複数設定され、フィルタ選択信号によって択一的
    に選択されることにより、複数のフィルタ特性を呈する
    請求項３記載の前記フィルタ回路であって、 異なる前記フィルタ特性に応じて異なる前記中間変数を
    求めるために前記被遅延入力データＸi を前記フィルタ
    選択信号によって選択的に前記共通項演算部へ入力する
    第１セレクタと、 異なる前記フィルタ特性に応じて異なる前記部分積Ｐj
    を求めるために前記第ｊの積和演算単位へ前記共通項演
    算部の出力及び前記被遅延入力データＸi を前記フィル
    タ選択信号によって選択的に出力する第２セレクタとを
    更に備えるフィルタ回路。
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