JPS6015769A - デイジタル信号処理回路 - Google Patents
デイジタル信号処理回路Info
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- JPS6015769A JPS6015769A JP58122788A JP12278883A JPS6015769A JP S6015769 A JPS6015769 A JP S6015769A JP 58122788 A JP58122788 A JP 58122788A JP 12278883 A JP12278883 A JP 12278883A JP S6015769 A JPS6015769 A JP S6015769A
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- signal
- multiplier
- adder
- signal input
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
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- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Computational Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、ディジタルフィルりや行列演算回路などを
積和回路を単位として構成するディジタル信号処理回路
に関する。
積和回路を単位として構成するディジタル信号処理回路
に関する。
「背景技術とその問題点」
従来からディジタル信号処理回路として１乗算器や、第
１図に示すように、Ａ及びＢの２個の入力の乗算を行な
う乗算器ＭＰと１乗算器ＭＰの１君力の累ＤＪ−を行な
い出力りを発生する加算器ＡＤ及びレジスタＲとからな
るものがある。こｎらＧま。
１図に示すように、Ａ及びＢの２個の入力の乗算を行な
う乗算器ＭＰと１乗算器ＭＰの１君力の累ＤＪ−を行な
い出力りを発生する加算器ＡＤ及びレジスタＲとからな
るものがある。こｎらＧま。
ディジタルフィルタや、ＦＦＴ （高Ｗフー１ノエ変換
）などで必要とざｎる演算を能率よく行なうための積和
回路を構成するものである。
）などで必要とざｎる演算を能率よく行なうための積和
回路を構成するものである。
ところで、ビデオ信号なディジタルビデオ信号として処
理する場合、現状のＴＴＬ、ＥＣＬ、ＣＭＯ６などで上
述の積和回路を構成しても、その動作速度の上限がディ
ジタルビデオ信号のサンプ１ノンク゛周期に近い。この
ため、ディジタルオーディオ信号の処理の場合のような
時分割多重処理ができず。
理する場合、現状のＴＴＬ、ＥＣＬ、ＣＭＯ６などで上
述の積和回路を構成しても、その動作速度の上限がディ
ジタルビデオ信号のサンプ１ノンク゛周期に近い。この
ため、ディジタルオーディオ信号の処理の場合のような
時分割多重処理ができず。
演算器を並列に多数並べて動作させることになる・この
使用法では、第１図に示す構成の積和回路は。
使用法では、第１図に示す構成の積和回路は。
その加算回路を生かせない。そこで、第２図に示すよう
に１乗算器ＭＰの出力を加算器Ａ、 Ｄの一方の入力と
し、加算器ＡＤに他方の入力Ｃを供給する構成の積和回
路が好ましい。
に１乗算器ＭＰの出力を加算器Ａ、 Ｄの一方の入力と
し、加算器ＡＤに他方の入力Ｃを供給する構成の積和回
路が好ましい。
第３図は、この発明を適用できるＦＩＲディジタルフィ
ルタの一例である。単位遅延素子としてのレジスタＲの
縦続接続に対して入力時系列ｘ （ｌ＋ ’ｌ’ ）が
供給す１１．このレジスタの段間の信号と係数ｈ１゜ｌ
】２ ｌｈ３ 、ｈ４との夫々が乗算器ＭＰに供給され
１乗算器ＭＰの出力が加算器ＡＤ＆こ供給され。
ルタの一例である。単位遅延素子としてのレジスタＲの
縦続接続に対して入力時系列ｘ （ｌ＋ ’ｌ’ ）が
供給す１１．このレジスタの段間の信号と係数ｈ１゜ｌ
】２ ｌｈ３ 、ｈ４との夫々が乗算器ＭＰに供給され
１乗算器ＭＰの出力が加算器ＡＤ＆こ供給され。
出力系列ｙ、 （ｎ Ｔ）が形成される。図示の例は、
フィルタのタップ数Ｎが４の場合である。■゛をランブ
リング周期とすると、ＦＩＲディジタルフィルタの出力
系列ｙ （ｎＴ）は１次式で表わされる。
フィルタのタップ数Ｎが４の場合である。■゛をランブ
リング周期とすると、ＦＩＲディジタルフィルタの出力
系列ｙ （ｎＴ）は１次式で表わされる。
また、第４図は、この発明を適用することができる内積
演算回路の一例である。行列演算企例えばとすると、各
要素は Ｐｉ＝ΣａｌＪ°ｑＪ ｊ＝１ でめらち、第４図の回路構成となる０ さて、第３図及び第４図に示す回路を積和回路で実現す
る場合、加算回路の出力をまた加算するというトリー状
の構成は、同じ基本回路を並べた構成（即ちハードウェ
アの簡単化をなしうる構成）に不向きである。そこで、
第３図の標準形のディジタルフィルタを第５図に示Ｔ転
置形に変換する０両者のディジタルフィルタは、全く等
価である。
演算回路の一例である。行列演算企例えばとすると、各
要素は Ｐｉ＝ΣａｌＪ°ｑＪ ｊ＝１ でめらち、第４図の回路構成となる０ さて、第３図及び第４図に示す回路を積和回路で実現す
る場合、加算回路の出力をまた加算するというトリー状
の構成は、同じ基本回路を並べた構成（即ちハードウェ
アの簡単化をなしうる構成）に不向きである。そこで、
第３図の標準形のディジタルフィルタを第５図に示Ｔ転
置形に変換する０両者のディジタルフィルタは、全く等
価である。
転置形のディジタルフィルタでは、各クラブの演算回路
が第２図に示す積和回路の形と一致し、この積和回路の
接続だけで実現することができる。
が第２図に示す積和回路の形と一致し、この積和回路の
接続だけで実現することができる。
また、第４図に示す内積演算回路は、その加算トリ一部
をバイブライン加算（加算器とレジスタが交互に並ぶ構
成）に変換することで、第６図に示Ｔ等価な構成に変換
される０これによって、第２図に示す積和回路を複数個
並べた構成とできる。
をバイブライン加算（加算器とレジスタが交互に並ぶ構
成）に変換することで、第６図に示Ｔ等価な構成に変換
される０これによって、第２図に示す積和回路を複数個
並べた構成とできる。
但し、加算器ＡＤの出力側に設けられたレジスタＲで生
じる遅れを補償するために、出力側の積和回路はど、多
い個数の補償用のレジスタＲを挿入する必要がある。こ
のように、異なる数の補償用レジスタＲを必要とするこ
とは、第２図に示す積和回路をＩＣ化した場合に、外付
は回路を接続することＧこなり、好ましくない。
じる遅れを補償するために、出力側の積和回路はど、多
い個数の補償用のレジスタＲを挿入する必要がある。こ
のように、異なる数の補償用レジスタＲを必要とするこ
とは、第２図に示す積和回路をＩＣ化した場合に、外付
は回路を接続することＧこなり、好ましくない。
更に、第２図に示す積和回路は、実際Ｏこは、第７図に
示すように、Ａ、Ｂ、Ｃの各入力に対するレジスタＲＡ
、ＲＢ、ＲＱを挿入した構成のＩＣとぎれる。こちらの
レジスタは１乗算器ＭＰ及び加算器ＡＤのゲート遅延や
、配線容量の影響や、ノイズなどを除去し、動作の安定
化を確保するために設けられている。
示すように、Ａ、Ｂ、Ｃの各入力に対するレジスタＲＡ
、ＲＢ、ＲＱを挿入した構成のＩＣとぎれる。こちらの
レジスタは１乗算器ＭＰ及び加算器ＡＤのゲート遅延や
、配線容量の影響や、ノイズなどを除去し、動作の安定
化を確保するために設けられている。
この入力レジスタを含むＩＣ化キ２また積和回路Ｆによ
って第５図に示すディジタルフィルタを構成すると６第
８図に示すように、積和回路ｐ゛、。
って第５図に示すディジタルフィルタを構成すると６第
８図に示すように、積和回路ｐ゛、。
Ｆ２ ＋ Ｆ３ ＋ Ｆ４を縦続接続した構成となる。
第７図において、ＲＡ及びＲＢで夫々示すレジスタは、
演算入力Ａ及びＢと演算出力りとの間の時間遅ｎを大き
くする。しかし、基本的な構成に変化を生じさせない。
演算入力Ａ及びＢと演算出力りとの間の時間遅ｎを大き
くする。しかし、基本的な構成に変化を生じさせない。
これに対して、レジスタＲｅは。
パイプラインの加算処理の経路に余分に挿入Ｉｎること
になり３乗算器Ｍ’Ｐでの演算との間で時間ずｎを生じ
させる。第７図に示す構成は、■Ｃ化ぎわでいるために
、この時間ずれを補正するレジスタＲｃ′が第８図に示
すように、後段の積和回路になるほど多く挿入される。
になり３乗算器Ｍ’Ｐでの演算との間で時間ずｎを生じ
させる。第７図に示す構成は、■Ｃ化ぎわでいるために
、この時間ずれを補正するレジスタＲｃ′が第８図に示
すように、後段の積和回路になるほど多く挿入される。
係数ｈ１〜ｈ４は。
所定の値であるため、補正用のレジスタＲＱをその入力
路中に挿入する必要がない。
路中に挿入する必要がない。
また、第６図に示す内積演算回路は、第９図に示すよう
に、積和回路Ｆｓ 、Ｆｅ 、Ｆ７ 、ＦＢを縦続接続
する構成とぎれる。そして、レジスタＲ及びＲｃの遅れ
を補償するために、各積和回路の乗算入力及び被乗算入
力の供給路に対して所定の以上のように、第７図に示さ
れるように従来の積和回路ＩＣを複数個並べてディジタ
ルフィルタ。
に、積和回路Ｆｓ 、Ｆｅ 、Ｆ７ 、ＦＢを縦続接続
する構成とぎれる。そして、レジスタＲ及びＲｃの遅れ
を補償するために、各積和回路の乗算入力及び被乗算入
力の供給路に対して所定の以上のように、第７図に示さ
れるように従来の積和回路ＩＣを複数個並べてディジタ
ルフィルタ。
内積演算回路などの全体回路を構成すると、積和回路Ｉ
Ｃの夫々に所定数のレジスタを外（；Ｊけしなければな
らない。これによって、ハードウェアの大規模化、コス
トアップが生じる欠点があった０「発明の目的」 この発明は、積和回路の構成の単位回路を複数個並べて
全体回路を構成するときに、積和回路の夫々に対してレ
ジスタを外付はする必要がないディジタル信号処理回路
の提供を目的とするものである。
Ｃの夫々に所定数のレジスタを外（；Ｊけしなければな
らない。これによって、ハードウェアの大規模化、コス
トアップが生じる欠点があった０「発明の目的」 この発明は、積和回路の構成の単位回路を複数個並べて
全体回路を構成するときに、積和回路の夫々に対してレ
ジスタを外付はする必要がないディジタル信号処理回路
の提供を目的とするものである。
「発明の概要」
この発明は１乗算信号入力回路と、被乗算信号入力回路
と１乗算信号入力回路及び被乗算信号入力回路よりの乗
算信号及び被乗算信号を乗算する乗算器と、加算信号入
力回路と、この加算信号入力回路からの加算信号がその
一方の入力とされ。
と１乗算信号入力回路及び被乗算信号入力回路よりの乗
算信号及び被乗算信号を乗算する乗算器と、加算信号入
力回路と、この加算信号入力回路からの加算信号がその
一方の入力とされ。
乗算器の出力信号が他方の入力とされる加算器と。
加算器及び少なくとも被乗算信号入力回路の間に設けら
れた可変遅延回路と、加算器の出力信号を遅延する遅延
回路とを具備する積和回路分単位回路とし、この単位回
路が縦続接続’Ｊｎで全体回路が構成すねたディジタル
信号処理回路である。
れた可変遅延回路と、加算器の出力信号を遅延する遅延
回路とを具備する積和回路分単位回路とし、この単位回
路が縦続接続’Ｊｎで全体回路が構成すねたディジタル
信号処理回路である。
「実施例」
第１０図は、この発明における単位回路としての積和回
路の一例の構成を示す。被乗算人力言号ＡがレジスタＲ
Ａを介して乗算器ＭＰに供給でａｔ・乗算人力信号Ｂが
レジスタＲＢを介して乗算器ＭＰに供給サワる。この乗
算器ＭＰの出力が破線で囲んで示す可変遅延回路ｎＲに
供給ぎ第１る。可変遅延回路ｎＲは、複数個のレジスタ
Ｒの縦続接続と、この縦続接続の入力側、出力側及び各
段間から取り出ざｎた信号が供給だワるセレクタとから
構成されている。
路の一例の構成を示す。被乗算人力言号ＡがレジスタＲ
Ａを介して乗算器ＭＰに供給でａｔ・乗算人力信号Ｂが
レジスタＲＢを介して乗算器ＭＰに供給サワる。この乗
算器ＭＰの出力が破線で囲んで示す可変遅延回路ｎＲに
供給ぎ第１る。可変遅延回路ｎＲは、複数個のレジスタ
Ｒの縦続接続と、この縦続接続の入力側、出力側及び各
段間から取り出ざｎた信号が供給だワるセレクタとから
構成されている。
接散のレジスタＲの縦続接続からの信号のうちで、セレ
クタがどの信号を選択するかが制御信号Ｓによって定ま
る。この制御信号Ｓは、可変遅延回路ｎＲの遅延量（０
，’Ｒ，２Ｒ，・・・・）を決定する。可変遅延回路ｎ
Ｒの出力信号が加算器Ａ Ｄに供給される。加算器ＡＤ
には、加算信号ＣがレジスタＲＱを介して供給ｇｔする
。この加算器ＡＤノ出力がレジスタＲを介して演算出力
りとして取り出される。これらのレジスタＲＡ 、 Ｒ
Ｂ、 Ｒｅ。
クタがどの信号を選択するかが制御信号Ｓによって定ま
る。この制御信号Ｓは、可変遅延回路ｎＲの遅延量（０
，’Ｒ，２Ｒ，・・・・）を決定する。可変遅延回路ｎ
Ｒの出力信号が加算器Ａ Ｄに供給される。加算器ＡＤ
には、加算信号ＣがレジスタＲＱを介して供給ｇｔする
。この加算器ＡＤノ出力がレジスタＲを介して演算出力
りとして取り出される。これらのレジスタＲＡ 、 Ｒ
Ｂ、 Ｒｅ。
Ｒは、互いに共通のクロックパルスによって動作し、そ
の１周期に相当する時間、データをホールドするもので
ある。
の１周期に相当する時間、データをホールドするもので
ある。
また、第１１図に示ｇｒするように、可変遅延回路ｎＲ
は、レジスタＲＡ及びＲ１３の夫々と乗算器Ｍ’Ｐとの
間Ｏこ挿入しても良い。このように１乗算器ＭＰの入力
側では、２個の可変遅延回路ｒｌ Ｒが必要とぎちる。
は、レジスタＲＡ及びＲ１３の夫々と乗算器Ｍ’Ｐとの
間Ｏこ挿入しても良い。このように１乗算器ＭＰの入力
側では、２個の可変遅延回路ｒｌ Ｒが必要とぎちる。
乗算器Ｍ Ｐの出力の語長け、２つの入力の語長の和と
なるので、入力側に＋ｔＪ変遅延回路を設ける場合と出
力側に可変遅延回路を股りる場合とでゲート規模が同等
となる。しかし、実際には９乗算後で全語長企必要とし
ない場合が多いので、出力側Ｇこ可変遅延回路】１Ｒを
設ける第１０図に示す構成の方がゲート規模を小ぎくで
きる場合が多い。
なるので、入力側に＋ｔＪ変遅延回路を設ける場合と出
力側に可変遅延回路を股りる場合とでゲート規模が同等
となる。しかし、実際には９乗算後で全語長企必要とし
ない場合が多いので、出力側Ｇこ可変遅延回路】１Ｒを
設ける第１０図に示す構成の方がゲート規模を小ぎくで
きる場合が多い。
第１２図は、この発明を４次のＦＩＲディジタルフィル
タに適用した一実施例を示す。−第１２図において、Ｇ
１．ｏ２．Ｇ３．０４は、夫々第１０図に示すように、
可変遅延回路ｎＲを内蔵し。
タに適用した一実施例を示す。−第１２図において、Ｇ
１．ｏ２．Ｇ３．０４は、夫々第１０図に示すように、
可変遅延回路ｎＲを内蔵し。
ＩＣ化された積和回路を示す。この積和回路０１〜Ｇ４
が縦続接続２ ：ｌｔ 、夫々の被乗算入力信号Ａとし
て、入力系列ｘ （ｎＴ）が供給ぎｎると共に。
が縦続接続２ ：ｌｔ 、夫々の被乗算入力信号Ａとし
て、入力系列ｘ （ｎＴ）が供給ぎｎると共に。
夫々の乗算入力信号Ｂとして、係数ｈ４＊ ｈ３ ＋ｈ
２ 、ｈ、が供給ぎれる。最終段の積和回路Ｇ４から出
力系列ｙ （ｎＴ）が取り出される。
２ 、ｈ、が供給ぎれる。最終段の積和回路Ｇ４から出
力系列ｙ （ｎＴ）が取り出される。
積和回路０１〜Ｇ４＆こ夫々供給される制御信号Ｓによ
って、積和回路Ｇ１の可変遅延回路の遅延量がＯ２積和
回路Ｇ２のそわがＲ１積和回路Ｇ８のそれが２Ｒ，積和
回路Ｇ４のそちが３Ｒとぎれる。したがって、こちらの
積和回路０１〜Ｇ４に対して、補正用のレジスタを外付
けする必要が全くない。
って、積和回路Ｇ１の可変遅延回路の遅延量がＯ２積和
回路Ｇ２のそわがＲ１積和回路Ｇ８のそれが２Ｒ，積和
回路Ｇ４のそちが３Ｒとぎれる。したがって、こちらの
積和回路０１〜Ｇ４に対して、補正用のレジスタを外付
けする必要が全くない。
第６図に示す内積演算回路Ｇこ対してもこの発明を適用
することができる。この場合の構成は、第９図に示すも
のと異なり、補正用のレジスタを何部必要としないもの
となる。
することができる。この場合の構成は、第９図に示すも
のと異なり、補正用のレジスタを何部必要としないもの
となる。
第１３図は、この発明に用いることができる単位回路の
他の例を示す。第１０図或いは第１１図に示される単位
回路が１個のタップの構成であるのに対して、第１３図
は、４個のタップをまとめた構成とされている。
他の例を示す。第１０図或いは第１１図に示される単位
回路が１個のタップの構成であるのに対して、第１３図
は、４個のタップをまとめた構成とされている。
つまり、レジスタＲＡを介された被乗算入力信号と夫々
レジスタＲ］３を介された乗算入力信号とが供給される
４個の乗算器ＭＰと、その出力側にレジスタＲを有し、
このレジスタＲと共に、縦続接続された４個の加算器Ａ
Ｄと、この加算器Ａ Ｉ）及びレジスタＨの縦続接続の
入力側に接続されたレジスタＲＱと１乗算器ＭＰと加算
器ＡＤとの間に夫々挿入さｎた４個の可変遅延回路ｎＲ
とＧこよって単位回路が構成される。この４タツプの演
算回路を単位＠路とすることにより、タップ数が４の整
数倍のディジタルフィルタを１７１ｊｔＨ（に構成する
ことができる。
レジスタＲ］３を介された乗算入力信号とが供給される
４個の乗算器ＭＰと、その出力側にレジスタＲを有し、
このレジスタＲと共に、縦続接続された４個の加算器Ａ
Ｄと、この加算器Ａ Ｉ）及びレジスタＨの縦続接続の
入力側に接続されたレジスタＲＱと１乗算器ＭＰと加算
器ＡＤとの間に夫々挿入さｎた４個の可変遅延回路ｎＲ
とＧこよって単位回路が構成される。この４タツプの演
算回路を単位＠路とすることにより、タップ数が４の整
数倍のディジタルフィルタを１７１ｊｔＨ（に構成する
ことができる。
第１４図は、この発明Ｇこ用いることができる単位回路
の更に他の例を示す。この構成は、４次の内積演算回路
を１チツプのＩＣとして構成するものである。つまり、
４個の乗Ｗ器Ｍ Ｐの夫々に対してレジスタＲＡを介さ
れた被乗算入力信号及びレジスタＲＢを介ぎｎた乗算入
力信号が供給ぎわ。
の更に他の例を示す。この構成は、４次の内積演算回路
を１チツプのＩＣとして構成するものである。つまり、
４個の乗Ｗ器Ｍ Ｐの夫々に対してレジスタＲＡを介さ
れた被乗算入力信号及びレジスタＲＢを介ぎｎた乗算入
力信号が供給ぎわ。
２個ずつの乗算器ＭＰの出力信号が２個の加算器ＡＤ、
及びＡＤ２により加算さ２１．この加算器ＡＤ１及びＡ
Ｄ２の出力信号が加算器ＡＤ３に供給ぎわ。
及びＡＤ２により加算さ２１．この加算器ＡＤ１及びＡ
Ｄ２の出力信号が加算器ＡＤ３に供給ぎわ。
この加算器ＡＤ３の出力信号が可変遅延回路ｎＲを介し
て加算器ＡＤ、に供給され、加算器ＡＤ４の入力側にレ
ジスタＲｃが接続され、その出力側にレジスタＲが接続
されている。加ｉｉ ＡＤｌ、 ＡＤ２ＡＤ３が第１の
加算器であり、加算器ＡＤ４が第２の加算器である。
て加算器ＡＤ、に供給され、加算器ＡＤ４の入力側にレ
ジスタＲｃが接続され、その出力側にレジスタＲが接続
されている。加ｉｉ ＡＤｌ、 ＡＤ２ＡＤ３が第１の
加算器であり、加算器ＡＤ４が第２の加算器である。
この４次の内積演算回路を縦続接続することにより、４
の整数倍の次数の内積演算回路を実現することができる
。然も、単位回路に夫々１個の可変遅延回路を設けるだ
けで良い。
の整数倍の次数の内積演算回路を実現することができる
。然も、単位回路に夫々１個の可変遅延回路を設けるだ
けで良い。
「発明の効果」
この発明に依ｎば、１チツプのＩＣの構成の単位回路を
複数個縦続接続することにより、ディジタルフィルタ、
内積演算回路などのディジタル信号処理回路を実現する
ことかできる。この場合。
複数個縦続接続することにより、ディジタルフィルタ、
内積演算回路などのディジタル信号処理回路を実現する
ことかできる。この場合。
各単位回路に対して、補正用のレジスタを接続する必要
がなくなり１回路の簡単化を図ることができ、ローコス
トな構成とできる。
がなくなり１回路の簡単化を図ることができ、ローコス
トな構成とできる。
Ｒ１図及び第２図の夫々は従来の積和回路の一例及び他
の例のブロック図、第３図はこの発明２適用できるＦＩ
Ｒディジタルフィルタのブロック図、第４図はこの発明
を適用できる内債演算回路のブロック図、第５図は従来
の積和回路を用いた時のディジタルフィルタのブロック
図、第６図は従来の積和回路を用いた時の内積演算回路
のブロック図、第７図は従来の積和回路のより具体的な
構成を示すブロック図、第８図及び第９図の夫々は従来
のより具体的な積和回路を用いて構成されたディジタル
フィルタ及び内積演算回路のブロック図、第１０図及び
第１１図の夫々はこの発明の単位回路として用いること
ができる積和回路の一例及び他の例のブロック図、第１
２１Ｎはこの発明をディジタルフィルタに適用した一実
／Ｍ 例のブロック図、第１３図及び第１４図の夫々は
この発明の単位回路として用いることができる積和回路
の更に他の例のブロック図である。 ＭＰ・・・・・・乗算器、ＡＤ、ＡＤｌ −ＡＤ２１Ａ
Ｄ３・ＡＤ４・・・・・加ＸｆＷ 、 Ｒ，ＲＡ、 Ｒ
Ｅ、 ＲＯ・・・・・°レジスタ。 ｎＲ・・・・・・可変遅延回路＋ Ｆｌ 、 Ｆ２ ＋
Ｆ３ ・Ｆ４・・・・・・積和回路ｈ Ｇｌ’ 、
（）２ 、Ｇ３ 、 Ｇ４ ・川・・積和回路。 代理人 杉 浦 正 知 第４図 第５図 第８図 第９図 第１０図 第１１図 第１２図 し１ １ｊ２ ｂ３ Ｕ４
の例のブロック図、第３図はこの発明２適用できるＦＩ
Ｒディジタルフィルタのブロック図、第４図はこの発明
を適用できる内債演算回路のブロック図、第５図は従来
の積和回路を用いた時のディジタルフィルタのブロック
図、第６図は従来の積和回路を用いた時の内積演算回路
のブロック図、第７図は従来の積和回路のより具体的な
構成を示すブロック図、第８図及び第９図の夫々は従来
のより具体的な積和回路を用いて構成されたディジタル
フィルタ及び内積演算回路のブロック図、第１０図及び
第１１図の夫々はこの発明の単位回路として用いること
ができる積和回路の一例及び他の例のブロック図、第１
２１Ｎはこの発明をディジタルフィルタに適用した一実
／Ｍ 例のブロック図、第１３図及び第１４図の夫々は
この発明の単位回路として用いることができる積和回路
の更に他の例のブロック図である。 ＭＰ・・・・・・乗算器、ＡＤ、ＡＤｌ −ＡＤ２１Ａ
Ｄ３・ＡＤ４・・・・・加ＸｆＷ 、 Ｒ，ＲＡ、 Ｒ
Ｅ、 ＲＯ・・・・・°レジスタ。 ｎＲ・・・・・・可変遅延回路＋ Ｆｌ 、 Ｆ２ ＋
Ｆ３ ・Ｆ４・・・・・・積和回路ｈ Ｇｌ’ 、
（）２ 、Ｇ３ 、 Ｇ４ ・川・・積和回路。 代理人 杉 浦 正 知 第４図 第５図 第８図 第９図 第１０図 第１１図 第１２図 し１ １ｊ２ ｂ３ Ｕ４
Claims (1)
- 【特許請求の範囲】 （］）乗乗算信号入力路と、被乗算信号入力回路と。 上記乗算信号入力回路及び上記被乗算信号入力回路より
の乗算信号及び被乗算信号を乗算する乗算器と、加算信
号入力回路と、この加算信号入力回路からの加算信号が
その一方の入力とキワ、上記乗算器の出力信号が他方の
入力とぎｎる加算器と上記加算器及び少なくとも上記被
乗算信号入力回路の間に設けらｎた可変遅延回路と、」
二記加算器の出力信号を遅延する遅延回路とを具備する
積和回路を単位回路とし、この単位回路が縦続接続され
て全体回路が構成ぎオｔてなるディジタル信号処理回路
。 （２）複数の乗算信号入力回路と、被乗算信号入力回路
と、上記複数の乗算信号入力回路の各々からの乗算信号
及び上記被乗算信号入力回路からの被乗算信号を乗算す
る複数の乗算器と、この複数の乗算器の出力信号が夫々
供給さ第１．遅延回路を介して縦続接続された複数の加
ｎ器と９口の複数の加算器及び少なくとも上記被乗算信
号入力回路の間に設けら２″Ｌだ可変遅延回路と、上記
複数の加算器及び上記複数の遅延回路の縦続接続の前段
に接続ｖｎた加算信号入力回路とを具備する積和回路を
単位回路とし、この単位回路が縦続接続されて全体回路
が構成されてなるディジタル信号処理回路。 （３）複数の乗算信号入力回路と、複数の被乗算信号入
力回路と、上記複数の乗算信号入力回路の各々からの乗
算信号及び」二泥波乗Ｗ信号入力回路からの被乗算信号
を乗算する複数の乗算器と、こσツ複数の乗算器の出力
信号が供給される第１の加算器と、この第１の加算器の
出力日野がその一方の入力として供給される第２の加算
器と、この第２の加算器の他方の入力Ｏこ接続された加
算ＩＨ号大入力回路、上記第２の加ｎ器の出力信号を遅
延するｉ１１延回路と、上記第２の加算器及び少なくと
もｌ−泥波乗算信号入力回路の間に設けられた可変遅延
回路とを具備する積和回路を単位回路とし、この単位回
路が縦続接続されて全体回路が（′１１ｑ戒されてｔ１
るディジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122788A JPS6015769A (ja) | 1983-07-06 | 1983-07-06 | デイジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122788A JPS6015769A (ja) | 1983-07-06 | 1983-07-06 | デイジタル信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6015769A true JPS6015769A (ja) | 1985-01-26 |
Family
ID=14844631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58122788A Pending JPS6015769A (ja) | 1983-07-06 | 1983-07-06 | デイジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015769A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167970A (ja) * | 1986-12-29 | 1988-07-12 | Nec Corp | 演算装置 |
| JPS63167969A (ja) * | 1986-12-29 | 1988-07-12 | Nec Corp | 演算装置 |
| JPS63265366A (ja) * | 1987-04-23 | 1988-11-01 | Sony Corp | 時間軸多重演算回路 |
| JPH0282352A (ja) * | 1988-09-19 | 1990-03-22 | Hitachi Ltd | 演算装置 |
| WO2005057785A1 (ja) * | 2003-12-09 | 2005-06-23 | National Institute Of Advanced Industrial Science And Technology | Ｆｉｒフィルタ |
-
1983
- 1983-07-06 JP JP58122788A patent/JPS6015769A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167970A (ja) * | 1986-12-29 | 1988-07-12 | Nec Corp | 演算装置 |
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| WO2005057785A1 (ja) * | 2003-12-09 | 2005-06-23 | National Institute Of Advanced Industrial Science And Technology | Ｆｉｒフィルタ |
| EP1703636A1 (en) * | 2003-12-09 | 2006-09-20 | National Institute of Advanced Industrial Science and Technology | Fir filter |
| EP1703636A4 (en) * | 2003-12-09 | 2008-04-16 | Nat Inst Of Advanced Ind Scien | FIR FILTER |
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