JPH0575394A - デイジタルフイルタ及びデイジタル信号処理システム - Google Patents
デイジタルフイルタ及びデイジタル信号処理システムInfo
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- JPH0575394A JPH0575394A JP23458291A JP23458291A JPH0575394A JP H0575394 A JPH0575394 A JP H0575394A JP 23458291 A JP23458291 A JP 23458291A JP 23458291 A JP23458291 A JP 23458291A JP H0575394 A JPH0575394 A JP H0575394A
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Abstract
(57)【要約】
【目的】 ＦＩＲ型ディジタルフィルタの直接型構成に
おいて問題とされた、パイプライン処理の適合性やレイ
アウト上の問題を解決し、従来より素子数の少ないディ
ジタルフィルタを提供することを目的とする。 【構成】 直接型構成のＦＩＲ型ディジタルフィルタに
おいて、数タップ毎の直接型ディジタルフィルタを構成
単位６とし、各構成単位間をパイプライン構造とし多段
従属接続し、かつ多入力加算の演算結果出力を演算途中
結果のまま各構成単位間を伝搬するディジタルフィルタ
を構成する。 【効果】 従来の転置型構成のディジタルフィルタと比
較し、ゲート数、消費電力、チップ面積等を削減するこ
とが可能となる。
おいて問題とされた、パイプライン処理の適合性やレイ
アウト上の問題を解決し、従来より素子数の少ないディ
ジタルフィルタを提供することを目的とする。 【構成】 直接型構成のＦＩＲ型ディジタルフィルタに
おいて、数タップ毎の直接型ディジタルフィルタを構成
単位６とし、各構成単位間をパイプライン構造とし多段
従属接続し、かつ多入力加算の演算結果出力を演算途中
結果のまま各構成単位間を伝搬するディジタルフィルタ
を構成する。 【効果】 従来の転置型構成のディジタルフィルタと比
較し、ゲート数、消費電力、チップ面積等を削減するこ
とが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、画像信号や音声信号等
のフィルタリングを行う、ディジタルフィルタ及びディ
ジタル信号処理システムに関するものである。
のフィルタリングを行う、ディジタルフィルタ及びディ
ジタル信号処理システムに関するものである。
【０００２】
【従来の技術】ＦＩＲ型のディジタルフィルタの構成に
は以下に示す図９、図１０の２通りの方法がある。
は以下に示す図９、図１０の２通りの方法がある。
【０００３】図９は直接型構成のｎタップディジタルフ
ィルタであり、1(1)〜1(n-1)は遅延器、2(1)〜2(n)は乗
算器、3(1)〜3(n)は加算器である。
ィルタであり、1(1)〜1(n-1)は遅延器、2(1)〜2(n)は乗
算器、3(1)〜3(n)は加算器である。
【０００４】図１０は転置型構成のｎタップディジタル
フィルタであり、1(1)〜1(n-1)は遅延器、2(1)〜2(n)は
乗算器、3(1)〜3(n)は加算器である。
フィルタであり、1(1)〜1(n-1)は遅延器、2(1)〜2(n)は
乗算器、3(1)〜3(n)は加算器である。
【０００５】図９における直接型回路構成では、入力デ
ータに遅延器1が入っている。それに対し図１０におけ
る転置型回路構成では、乗加算結果に遅延器1が入って
いる。 直接型の遅延器は入力データに対するものであ
るが、転置型は乗算し加算された結果に対する遅延器で
あるため、遅延器のビット幅は、乗算器の乗係数の分だ
け転置型の方が大きくなる。従って、素子数の面では直
接型のほうが少なく有利である。
ータに遅延器1が入っている。それに対し図１０におけ
る転置型回路構成では、乗加算結果に遅延器1が入って
いる。 直接型の遅延器は入力データに対するものであ
るが、転置型は乗算し加算された結果に対する遅延器で
あるため、遅延器のビット幅は、乗算器の乗係数の分だ
け転置型の方が大きくなる。従って、素子数の面では直
接型のほうが少なく有利である。
【０００６】しかし直接型では、ｎ個の乗算結果を１ク
ロック内に加算することが困難であり、また上記演算を
パイプライン処理すれば、レイアウト上の困難さを伴
う。つまり、直接型構成でタップ数の多いディジタルフ
ィルタでは、各乗算結果を１クロック内にすべて加算す
ることは不可能である。またレイアウト的にも、各乗算
結果を１カ所に集め加算することは、配線領域が多く、
フルカスタム設計ではかなり面倒で適切でない。
ロック内に加算することが困難であり、また上記演算を
パイプライン処理すれば、レイアウト上の困難さを伴
う。つまり、直接型構成でタップ数の多いディジタルフ
ィルタでは、各乗算結果を１クロック内にすべて加算す
ることは不可能である。またレイアウト的にも、各乗算
結果を１カ所に集め加算することは、配線領域が多く、
フルカスタム設計ではかなり面倒で適切でない。
【０００７】それに対し転置型では、１タップ分の乗加
算（積和）を基本単位として、規則的にアレイ上に並べ
ることが可能である。また遅延器が、加算演算のパイプ
ラインレジスタとしての役割も兼ねるため、パイプライ
ン処理に適した構造となっている。したがって、素子数
が多いのにもかかわらず、従来よりカスタムチップのほ
とんどが転置型を採用してきた。
算（積和）を基本単位として、規則的にアレイ上に並べ
ることが可能である。また遅延器が、加算演算のパイプ
ラインレジスタとしての役割も兼ねるため、パイプライ
ン処理に適した構造となっている。したがって、素子数
が多いのにもかかわらず、従来よりカスタムチップのほ
とんどが転置型を採用してきた。
【０００８】また、ＦＩＲ型のディジタルフィルタを用
いて波形等化システム等のディジタル信号処理システム
を構築する際、転置型構成のディジタルフィルタを用い
た場合、図１１のようになる。
いて波形等化システム等のディジタル信号処理システム
を構築する際、転置型構成のディジタルフィルタを用い
た場合、図１１のようになる。
【０００９】図１１は転置型構成のｎタップディジタル
フィルタを用いた波形等化システムの構成例であり、1
(1)〜1(n)と17(3)〜17(n)は遅延器、2(1)〜2(n)は乗算
器、3(1)〜3(n)は加算器、15は選択器、16は選択器15の
制御及び各タップの乗算係数等を制御する制御回路であ
る。
フィルタを用いた波形等化システムの構成例であり、1
(1)〜1(n)と17(3)〜17(n)は遅延器、2(1)〜2(n)は乗算
器、3(1)〜3(n)は加算器、15は選択器、16は選択器15の
制御及び各タップの乗算係数等を制御する制御回路であ
る。
【００１０】波形等化システム等のディジタル信号処理
システムでは、各乗算係数が決定されるまで、ディジタ
ルフィルタの出力ではなく、入力信号そのものを出力す
る機能を必要とする。その場合、入力信号の出力とディ
ジタルフィルタ出力との位相を合わせなければならな
い。そのため転置型構成では、入力信号に対する位相合
わせのための遅延器17が必要となる。
システムでは、各乗算係数が決定されるまで、ディジタ
ルフィルタの出力ではなく、入力信号そのものを出力す
る機能を必要とする。その場合、入力信号の出力とディ
ジタルフィルタ出力との位相を合わせなければならな
い。そのため転置型構成では、入力信号に対する位相合
わせのための遅延器17が必要となる。
【００１１】しかし直接型構成のｎタップディジタルフ
ィルタを用いた波形等化システムでは、図８のような構
成例となる。図８において、1(1)〜1(n)は遅延器、2(1)
〜2(n)は乗算器、3(1)〜3(n)は加算器、15は選択器、16
は選択器15の制御及び各タップの乗算係数等を制御する
制御回路である。
ィルタを用いた波形等化システムでは、図８のような構
成例となる。図８において、1(1)〜1(n)は遅延器、2(1)
〜2(n)は乗算器、3(1)〜3(n)は加算器、15は選択器、16
は選択器15の制御及び各タップの乗算係数等を制御する
制御回路である。
【００１２】図８と図１１の構成例を比較してわかるよ
うに、図８では入力信号の出力とディジタルフィルタ出
力との位相を合わせるための遅延器が、遅延器1群の途
中から得られている。そのため転置型構成では必要であ
ったフィルタ出力と入力信号との位相合わせのための遅
延器17群を必要としない。このようなディジタル信号処
理システムを構成する場合、直接型構成はシステム全体
を簡略化でき、さらに回路規模の点で有利となる。
うに、図８では入力信号の出力とディジタルフィルタ出
力との位相を合わせるための遅延器が、遅延器1群の途
中から得られている。そのため転置型構成では必要であ
ったフィルタ出力と入力信号との位相合わせのための遅
延器17群を必要としない。このようなディジタル信号処
理システムを構成する場合、直接型構成はシステム全体
を簡略化でき、さらに回路規模の点で有利となる。
【００１３】
【発明が解決しようとする課題】上記で述べたように、
素子数の面で直接型が有利であるのにもかかわらず、パ
イプライン処理の適合性やレイアウトの観点から、転置
型構成がとられてきた。
素子数の面で直接型が有利であるのにもかかわらず、パ
イプライン処理の適合性やレイアウトの観点から、転置
型構成がとられてきた。
【００１４】このように転置型構成を採用してきたた
め、素子数の削減の点に於て限界があった。
め、素子数の削減の点に於て限界があった。
【００１５】本発明の目的は、ディジタルフィルタの構
成において直接型構成を採用し、従来の転置型構成と比
較し、不利であったパイプライン処理の適合性やレイア
ウト上の問題を解決し、素子数の少ない直接型構成のデ
ィジタルフィルタを提供することにある。
成において直接型構成を採用し、従来の転置型構成と比
較し、不利であったパイプライン処理の適合性やレイア
ウト上の問題を解決し、素子数の少ない直接型構成のデ
ィジタルフィルタを提供することにある。
【００１６】また本発明の他の目的は、従来より回路規
模の小さいディジタル信号処理システムを提供すること
にある。
模の小さいディジタル信号処理システムを提供すること
にある。
【００１７】
【課題を解決するための手段】本発明の請求項１は、第
１の入力データに対するｎ段の遅延器と、前記ｎ段目の
遅延器の出力を記憶する第１のレジスタと、前記各遅延
器の出力データと任意の係数とを乗算するｎ個の乗算器
と、前記ｎ個の乗算器出力結果と外部からの第２第３の
入力データとを加算する（ｎ＋２）入力の加算器と、前
記加算器の加算途中結果として記憶する２本の第２第３
のレジスタとを有する、ｎタップディジタルフィルタを
第１の構成単位とし、前記構成単位の第１のレジスタの
出力を次段の構成単位の第１の入力データとし、前記構
成単位の第２第３のレジスタの出力を次段の構成単位の
第２第３の入力データとすることにより、前記構成単位
をｍ個多段従属接続し、前記多段従属接続された最終段
の構成単位の第２第３のレジスタの２個の出力を加算す
る加算器と、前記加算結果を納める第４のレジスタとを
備え、前記多段従属接続された初段の構成単位の加算器
への第３の入力データを０とするｎ×ｍタップディジタ
ルフィルタ１を構成する。
１の入力データに対するｎ段の遅延器と、前記ｎ段目の
遅延器の出力を記憶する第１のレジスタと、前記各遅延
器の出力データと任意の係数とを乗算するｎ個の乗算器
と、前記ｎ個の乗算器出力結果と外部からの第２第３の
入力データとを加算する（ｎ＋２）入力の加算器と、前
記加算器の加算途中結果として記憶する２本の第２第３
のレジスタとを有する、ｎタップディジタルフィルタを
第１の構成単位とし、前記構成単位の第１のレジスタの
出力を次段の構成単位の第１の入力データとし、前記構
成単位の第２第３のレジスタの出力を次段の構成単位の
第２第３の入力データとすることにより、前記構成単位
をｍ個多段従属接続し、前記多段従属接続された最終段
の構成単位の第２第３のレジスタの２個の出力を加算す
る加算器と、前記加算結果を納める第４のレジスタとを
備え、前記多段従属接続された初段の構成単位の加算器
への第３の入力データを０とするｎ×ｍタップディジタ
ルフィルタ１を構成する。
【００１８】本発明の請求項２は、上述のｎ×ｍタップ
ディジタルフィルタにおいて、ｍ段目の構成単位の第１
のレジスタの出力を記憶する第５のレジスタを有する、
ｎ×ｍタップディジタルフィルタを第２の構成単位と
し、前記第２の構成単位の第５のレジスタの出力を次段
の第２の構成単位の第１の入力データとし、前記第２の
構成単位の第４のレジスタの出力を次段の第２の構成単
位の第２の入力データとすることにより、前記第２の構
成単位をｊ個多段従属接続するｎ×ｍ×ｊタップディジ
タルフィルタ２を構成する。
ディジタルフィルタにおいて、ｍ段目の構成単位の第１
のレジスタの出力を記憶する第５のレジスタを有する、
ｎ×ｍタップディジタルフィルタを第２の構成単位と
し、前記第２の構成単位の第５のレジスタの出力を次段
の第２の構成単位の第１の入力データとし、前記第２の
構成単位の第４のレジスタの出力を次段の第２の構成単
位の第２の入力データとすることにより、前記第２の構
成単位をｊ個多段従属接続するｎ×ｍ×ｊタップディジ
タルフィルタ２を構成する。
【００１９】また本発明の請求項３は、上述の第１の構
成単位であるｎタップディジタルフィルタにおいて、各
タップ毎に、前段タップ遅延器からの出力信号を入力と
し、次段タップ遅延器への入力信号として出力する該遅
延器と、前記該遅延器の出力データと任意の係数とを乗
算する該乗算器と、前記該乗算結果出力と前段タップか
らの和出力信号と桁上げ出力信号を入力とし、次段タッ
プの和入力信号と桁上げ入力信号として出力する該全加
算器群を有し、前記各タップを最小構成単位とし、前記
最小構成単位のｎ段従属接続により構成される、ｎ×ｍ
タップディジタルフィルタ４を構成する。
成単位であるｎタップディジタルフィルタにおいて、各
タップ毎に、前段タップ遅延器からの出力信号を入力と
し、次段タップ遅延器への入力信号として出力する該遅
延器と、前記該遅延器の出力データと任意の係数とを乗
算する該乗算器と、前記該乗算結果出力と前段タップか
らの和出力信号と桁上げ出力信号を入力とし、次段タッ
プの和入力信号と桁上げ入力信号として出力する該全加
算器群を有し、前記各タップを最小構成単位とし、前記
最小構成単位のｎ段従属接続により構成される、ｎ×ｍ
タップディジタルフィルタ４を構成する。
【００２０】また本発明の請求項４は、第１の入力デー
タに対するｎ段の遅延器と、前記ｎ段目の遅延器の出力
を記憶する第１のレジスタと、前記各遅延器の出力デー
タと任意の係数とを乗算するｎ個の乗算器と、前記ｎ個
の乗算器出力結果と外部からの第２の入力データとを加
算する（ｎ＋１）入力の加算器と、前記加算器の加算結
果を記憶する第２のレジスタとを有するｎタップディジ
タルフィルタを第１の構成単位とし、前記構成単位の第
１のレジスタの出力を次段の構成単位の第１の入力デー
タとし、前記構成単位の第２のレジスタの出力を次段の
構成単位の第２の入力データとすることにより、前記構
成単位をｍ個多段従属接続するｎ×ｍタップディジタル
フィルタ３を構成する。
タに対するｎ段の遅延器と、前記ｎ段目の遅延器の出力
を記憶する第１のレジスタと、前記各遅延器の出力デー
タと任意の係数とを乗算するｎ個の乗算器と、前記ｎ個
の乗算器出力結果と外部からの第２の入力データとを加
算する（ｎ＋１）入力の加算器と、前記加算器の加算結
果を記憶する第２のレジスタとを有するｎタップディジ
タルフィルタを第１の構成単位とし、前記構成単位の第
１のレジスタの出力を次段の構成単位の第１の入力デー
タとし、前記構成単位の第２のレジスタの出力を次段の
構成単位の第２の入力データとすることにより、前記構
成単位をｍ個多段従属接続するｎ×ｍタップディジタル
フィルタ３を構成する。
【００２１】また本発明の請求項５は、上述のｎ×ｍタ
ップディジタルフィルタ１〜４の出力と、前記ｎ×ｍタ
ップディジタルフィルタのｉ番目（０≦ｉ≦ｎ×ｍ）の
遅延器の出力とのどちらかを選択する選択器と、前記選
択器の出力を制御する制御回路とを有する、ディジタル
信号処理システム５を構築する。
ップディジタルフィルタ１〜４の出力と、前記ｎ×ｍタ
ップディジタルフィルタのｉ番目（０≦ｉ≦ｎ×ｍ）の
遅延器の出力とのどちらかを選択する選択器と、前記選
択器の出力を制御する制御回路とを有する、ディジタル
信号処理システム５を構築する。
【００２２】
【作用】上記直接型ディジタルフィルタ１〜３の構成
は、直接型構成のＦＩＲ型ディジタルフィルタにおい
て、数タップ毎の直接型ディジタルフィルタを構成単位
とし、各構成単位間をパイプライン構造とし多段従属接
続する構成を採ることにより、直接型構成では不利であ
ったパイプライン処理適合性への問題を解決することが
可能となり、素子数の少ないディジタルフィルタを提供
することが可能となる。
は、直接型構成のＦＩＲ型ディジタルフィルタにおい
て、数タップ毎の直接型ディジタルフィルタを構成単位
とし、各構成単位間をパイプライン構造とし多段従属接
続する構成を採ることにより、直接型構成では不利であ
ったパイプライン処理適合性への問題を解決することが
可能となり、素子数の少ないディジタルフィルタを提供
することが可能となる。
【００２３】また上記直接型ディジタルフィルタ４の構
成を採ることにより、ディジタルフィルタ１で生じるレ
イアウト上の問題を解決することが可能となる。
成を採ることにより、ディジタルフィルタ１で生じるレ
イアウト上の問題を解決することが可能となる。
【００２４】さらに波形等化システム等を構築する時、
上記ディジタルフィルタ１〜４を用い、ディジタル信号
処理システム５を構成することににより、従来より回路
規模の小さいディジタル信号処理システムを提供するこ
とが可能となる。
上記ディジタルフィルタ１〜４を用い、ディジタル信号
処理システム５を構成することににより、従来より回路
規模の小さいディジタル信号処理システムを提供するこ
とが可能となる。
【００２５】
【実施例】図１に直接型の８タップディジタルフィルタ
を構成単位とするディジタルフィルタの構成図を示す。
図２にこの構成単位をカスケード接続して得られる、６
４タップディジタルフィルタの全体構成図を示す。
を構成単位とするディジタルフィルタの構成図を示す。
図２にこの構成単位をカスケード接続して得られる、６
４タップディジタルフィルタの全体構成図を示す。
【００２６】図１と図２を用いて、本発明の請求項１に
基づくディジタルフィルタについて説明する。図１にお
いて1(1)〜1(8)は第１のデータに対する８段の遅延器、
2(1)〜2(8)は各遅延器１の出力データと任意の係数とを
乗算する８個の乗算器、4(1)〜4(8)は遅延器、5(1)〜5
(8)は１タップディジタルフィルタ、8は８個の乗算器２
出力結果と外部からの第２、第３の入力データとを加算
する１０入力加算器、10,11は加算器８の加算途中結果
として記憶する２本の第２,第３のレジスタからなる遅
延器、12は８段目の遅延器１の出力を記憶する第１のレ
ジスタからなる遅延器である。
基づくディジタルフィルタについて説明する。図１にお
いて1(1)〜1(8)は第１のデータに対する８段の遅延器、
2(1)〜2(8)は各遅延器１の出力データと任意の係数とを
乗算する８個の乗算器、4(1)〜4(8)は遅延器、5(1)〜5
(8)は１タップディジタルフィルタ、8は８個の乗算器２
出力結果と外部からの第２、第３の入力データとを加算
する１０入力加算器、10,11は加算器８の加算途中結果
として記憶する２本の第２,第３のレジスタからなる遅
延器、12は８段目の遅延器１の出力を記憶する第１のレ
ジスタからなる遅延器である。
【００２７】図１の構成において従来の直接型ディジタ
ルフィルタと比較し特徴的なことは、（１）８タップの
直接型ディジタルフィルタを構成単位とし、パイプライ
ンレジスタ10と11をもつこと、（２）１０入力加算器の
出力が、８個のデータの加算結果（１出力）ではなく、
演算途中結果（２出力）であること、（３）位相合わせ
のためのデータ遅延器12を有し、８タップの直接型ディ
ジタルフィルタ間の多段従属接続を可能としていること
である。
ルフィルタと比較し特徴的なことは、（１）８タップの
直接型ディジタルフィルタを構成単位とし、パイプライ
ンレジスタ10と11をもつこと、（２）１０入力加算器の
出力が、８個のデータの加算結果（１出力）ではなく、
演算途中結果（２出力）であること、（３）位相合わせ
のためのデータ遅延器12を有し、８タップの直接型ディ
ジタルフィルタ間の多段従属接続を可能としていること
である。
【００２８】（１）のようなパイプライン構造を採るこ
とにより、全タップの乗算結果の加算に要するゲート遅
延段数を大幅に緩和し、また（２）により１０入力加算
器に要する演算のゲート遅延段数をさらに緩和すること
が可能となる。１０入力加算器8の出力を演算途中結果
の２出力にすることによって、加算器のビット幅に対す
る、桁上げ(carry)伝搬遅延がなくなる。また（３）に
より、８タップディジタルフィルタのカスケード接続が
可能となる。このように演算途中結果を遅延器10と遅延
器11で記憶することと、８タップディジタルフィルタの
構成単位を採ることにより、乗算結果である８入力信号
と他の２入力信号の加算を可能としている。
とにより、全タップの乗算結果の加算に要するゲート遅
延段数を大幅に緩和し、また（２）により１０入力加算
器に要する演算のゲート遅延段数をさらに緩和すること
が可能となる。１０入力加算器8の出力を演算途中結果
の２出力にすることによって、加算器のビット幅に対す
る、桁上げ(carry)伝搬遅延がなくなる。また（３）に
より、８タップディジタルフィルタのカスケード接続が
可能となる。このように演算途中結果を遅延器10と遅延
器11で記憶することと、８タップディジタルフィルタの
構成単位を採ることにより、乗算結果である８入力信号
と他の２入力信号の加算を可能としている。
【００２９】図２は図１の８タップディジタルフィルタ
を８個カスケード接続して得られる、６４タップディジ
タルフィルタの構成例である。図２において6(1)〜6(8)
は図１に示す第１の構成単位となる８タップディジタル
フィルタであり、9は構成単位を８個多段従属接続し、
多段従属接続された最終段の構成単位の第２第３のレジ
スタの２個の出力を加算する加算器、13は加算器９の加
算結果を納める第４のレジスタとなる遅延器、14は８段
目の構成単位の第１のレジスタの出力を記憶する第５の
レジスタとなる遅延器である。
を８個カスケード接続して得られる、６４タップディジ
タルフィルタの構成例である。図２において6(1)〜6(8)
は図１に示す第１の構成単位となる８タップディジタル
フィルタであり、9は構成単位を８個多段従属接続し、
多段従属接続された最終段の構成単位の第２第３のレジ
スタの２個の出力を加算する加算器、13は加算器９の加
算結果を納める第４のレジスタとなる遅延器、14は８段
目の構成単位の第１のレジスタの出力を記憶する第５の
レジスタとなる遅延器である。
【００３０】図２において、図１で示した構成単位の遅
延器12の出力を次段の構成単位の遅延器1(1)の入力信号
とし、遅延器10と11の出力を次段の構成単位の１０入力
加算器8への入力信号とすることにより、図１で示す構
成単位の多段従属接続が可能となる。
延器12の出力を次段の構成単位の遅延器1(1)の入力信号
とし、遅延器10と11の出力を次段の構成単位の１０入力
加算器8への入力信号とすることにより、図１で示す構
成単位の多段従属接続が可能となる。
【００３１】図２において、演算の途中結果のまま伝搬
されてきた２出力は、加算器9により最終的に加算さ
れ、ここで初めて正規の演算結果が完成する。この演算
結果は、遅延器13に記憶される。
されてきた２出力は、加算器9により最終的に加算さ
れ、ここで初めて正規の演算結果が完成する。この演算
結果は、遅延器13に記憶される。
【００３２】以上のように本発明の請求項１では、図１
で示すような８タップ直接型ディジタルフィルタを構成
単位とし、これを多段従属接続し、２出力のまま伝搬さ
れた演算途中結果を図２で示す加算器9により最終的に
加算することにより、直接型の問題点であるパイプライ
ン処理の適合性の問題を解消し、６４タップ直接型ディ
ジタルフィルタが完成する。
で示すような８タップ直接型ディジタルフィルタを構成
単位とし、これを多段従属接続し、２出力のまま伝搬さ
れた演算途中結果を図２で示す加算器9により最終的に
加算することにより、直接型の問題点であるパイプライ
ン処理の適合性の問題を解消し、６４タップ直接型ディ
ジタルフィルタが完成する。
【００３３】次に図２と図３を用いて、本発明の請求項
２に基づくディジタルフィルタについて説明する。図３
は図２の６４タップディジタルフィルタを１つの構成単
位（１つのＬＳＩ）として、２５６タップのディジタル
フィルタを構成した例である。図３において7(1)〜7(4)
は図２に示す６４タップディジタルフィルタである。図
３において、図２で示した６４タップディジタルフィル
タの遅延器14の出力を次段の６４タップディジタルフィ
ルタの構成単位6(1)の遅延器1(1)の入力信号とし、遅延
器13の出力を次段の６４タップディジタルフィルタの構
成単位6(1)の加算器8への入力信号とすることにより、
図２で示す６４タップディジタルフィルタの多段従属接
続が可能となる。
２に基づくディジタルフィルタについて説明する。図３
は図２の６４タップディジタルフィルタを１つの構成単
位（１つのＬＳＩ）として、２５６タップのディジタル
フィルタを構成した例である。図３において7(1)〜7(4)
は図２に示す６４タップディジタルフィルタである。図
３において、図２で示した６４タップディジタルフィル
タの遅延器14の出力を次段の６４タップディジタルフィ
ルタの構成単位6(1)の遅延器1(1)の入力信号とし、遅延
器13の出力を次段の６４タップディジタルフィルタの構
成単位6(1)の加算器8への入力信号とすることにより、
図２で示す６４タップディジタルフィルタの多段従属接
続が可能となる。
【００３４】図２の遅延器14は位相合わせのための遅延
器で、この遅延器14により、６４タップディジタルフィ
ルタ間の従属接続が可能となる。
器で、この遅延器14により、６４タップディジタルフィ
ルタ間の従属接続が可能となる。
【００３５】次に図４と図５を用いて、本発明の請求項
３に基づくディジタルフィルタの１０入力加算器の構成
について説明する。
３に基づくディジタルフィルタの１０入力加算器の構成
について説明する。
【００３６】図４において、図面の番号は図１と同じに
してある。図４において、42(1)〜42(8)は10×10乗算器
を表わし、乗算器２と遅延器４からなる。8(1)〜8(8)
は、図１における１０入力加算器8の配置を表してい
る。8(1)〜8(8)は２０ビットの全加算器であり、各タッ
プの１タップディジタルフィルタ毎にこれを含める。各
２０ビットの全加算器より発生する、和出力(sum)と桁
上げ出力(carry)は次段のタップの２０ビット全加算器
への入力となる。このように２０ビット全加算器を各タ
ップに含めることにより、タップとタップ間をアレイ状
に並べることが可能となる。
してある。図４において、42(1)〜42(8)は10×10乗算器
を表わし、乗算器２と遅延器４からなる。8(1)〜8(8)
は、図１における１０入力加算器8の配置を表してい
る。8(1)〜8(8)は２０ビットの全加算器であり、各タッ
プの１タップディジタルフィルタ毎にこれを含める。各
２０ビットの全加算器より発生する、和出力(sum)と桁
上げ出力(carry)は次段のタップの２０ビット全加算器
への入力となる。このように２０ビット全加算器を各タ
ップに含めることにより、タップとタップ間をアレイ状
に並べることが可能となる。
【００３７】図５を用いて、上述の１０入力加算器8の
構成について、さらに詳しく説明する。図５は、図４の
１０入力加算器8の配線構造を示したものであり、図５
において、8(1.1)〜8(1.20)は図４での２０ビット全加
算器8(1)の構成部品である。同様に8(2.1)〜8(2.20)は
図４での２０ビット全加算器8(2)の構成部品であり、同
様に8(8.1)〜8(8.20)は図４での２０ビット全加算器8
(8)の構成部品である。
構成について、さらに詳しく説明する。図５は、図４の
１０入力加算器8の配線構造を示したものであり、図５
において、8(1.1)〜8(1.20)は図４での２０ビット全加
算器8(1)の構成部品である。同様に8(2.1)〜8(2.20)は
図４での２０ビット全加算器8(2)の構成部品であり、同
様に8(8.1)〜8(8.20)は図４での２０ビット全加算器8
(8)の構成部品である。
【００３８】前段の８タップ直接型ディジタルフィルタ
から出力された和信号と桁上げ信号と図４の乗算器2(1)
の乗算結果が、１タップ目の２０ビット全加算器8(1)に
入力され、和信号と桁上げ信号を出力する。この出力が
２タップ目の２０ビット全加算器8(2)への入力信号とな
る。以下同様に最終８タップ目の２０ビット全加算器8
(8)より出力した和信号と桁上げ信号が、遅延器10、11
により記憶される。
から出力された和信号と桁上げ信号と図４の乗算器2(1)
の乗算結果が、１タップ目の２０ビット全加算器8(1)に
入力され、和信号と桁上げ信号を出力する。この出力が
２タップ目の２０ビット全加算器8(2)への入力信号とな
る。以下同様に最終８タップ目の２０ビット全加算器8
(8)より出力した和信号と桁上げ信号が、遅延器10、11
により記憶される。
【００３９】図５に示すような１０入力加算器の配線構
造を採り、図４に示すように各タップ毎に２０ビット全
加算器8を含めることにより、タップとタップ間をアレ
イ上に並べることが可能となり、アレイ状で簡単なレイ
アウト構造とすることができる。
造を採り、図４に示すように各タップ毎に２０ビット全
加算器8を含めることにより、タップとタップ間をアレ
イ上に並べることが可能となり、アレイ状で簡単なレイ
アウト構造とすることができる。
【００４０】また２０ビット全加算器8(8)より出力した
和信号と桁上げ信号を加算せず遅延器10、11により記憶
することにより、２０ビット全加算器のビット幅分の桁
上げ伝搬遅延がなくなるという効果もある。
和信号と桁上げ信号を加算せず遅延器10、11により記憶
することにより、２０ビット全加算器のビット幅分の桁
上げ伝搬遅延がなくなるという効果もある。
【００４１】（表１）に従来の直接型構成法と転置型構
成法、及び本発明の各特徴を示す。
成法、及び本発明の各特徴を示す。
【００４２】
【表１】
【００４３】上記のような直接型構成とすることで、直
接型構成では不利であったパイプライン処理の適合性や
レイアウト上の問題を解決することができる。
接型構成では不利であったパイプライン処理の適合性や
レイアウト上の問題を解決することができる。
【００４４】次に図６と図７を用いて、本発明の請求項
４に基づくディジタルフィルタについて説明する。
４に基づくディジタルフィルタについて説明する。
【００４５】クロックレートが遅く、図１に示す１０入
力加算器8の伝搬遅延時間に余裕がある場合には、図６
に示す８タップ直接型ディジタルフィルタを１つの構成
単位とすることが可能である。図７にこの構成単位をカ
スケード接続して得られる、６４タップディジタルフィ
ルタの全体構成図を示す。
力加算器8の伝搬遅延時間に余裕がある場合には、図６
に示す８タップ直接型ディジタルフィルタを１つの構成
単位とすることが可能である。図７にこの構成単位をカ
スケード接続して得られる、６４タップディジタルフィ
ルタの全体構成図を示す。
【００４６】図６において1(1)〜1(8)は遅延器、2(1)〜
2(8)は乗算器、4(1)〜4(8)は遅延器、5(1)〜5(8)は１タ
ップディジタルフィルタ、3(1)〜3(8)は２入力加算器、
10と12は遅延器である。
2(8)は乗算器、4(1)〜4(8)は遅延器、5(1)〜5(8)は１タ
ップディジタルフィルタ、3(1)〜3(8)は２入力加算器、
10と12は遅延器である。
【００４７】図６の構成では、８タップの直接型ディジ
タルフィルタを構成単位としたパイプラインレジスタ10
を有し、また位相合わせのためのデータ遅延器12を有す
ることで、８タップの直接型ディジタルフィルタ間の多
段従属接続を可能としていることを特徴とする。
タルフィルタを構成単位としたパイプラインレジスタ10
を有し、また位相合わせのためのデータ遅延器12を有す
ることで、８タップの直接型ディジタルフィルタ間の多
段従属接続を可能としていることを特徴とする。
【００４８】２入力加算器3群は、結果として９入力の
加算器と同じ機能をもち、上述したように、この９入力
加算器の伝搬遅延時間に余裕がある場合には、このよう
な構成も可能である。図１と比較し、遅延器11が省略で
き、さらに図２における、２入力加算器9や、遅延器13,
14を減らすことができ、全体の回路規模が請求項１のデ
ィジタルフィルタと比較し小さくなるという効果があ
る。
加算器と同じ機能をもち、上述したように、この９入力
加算器の伝搬遅延時間に余裕がある場合には、このよう
な構成も可能である。図１と比較し、遅延器11が省略で
き、さらに図２における、２入力加算器9や、遅延器13,
14を減らすことができ、全体の回路規模が請求項１のデ
ィジタルフィルタと比較し小さくなるという効果があ
る。
【００４９】次に従来用いられてきた転置型構成の６４
タップディジタルフィルタとのゲート数の比較を行う。
ここでは、入力信号のビット幅を１０ビット、乗算係数
のビット幅を１０ビット、乗算結果出力を１４ビットに
まるめることとし、加算器は、桁あふれが起こらないよ
うに２０ビットとして比較する。
タップディジタルフィルタとのゲート数の比較を行う。
ここでは、入力信号のビット幅を１０ビット、乗算係数
のビット幅を１０ビット、乗算結果出力を１４ビットに
まるめることとし、加算器は、桁あふれが起こらないよ
うに２０ビットとして比較する。
【００５０】本実施例の図１及び図２に示す構成例の場
合、従来の転置型と比較し遅延器が２１０個削減され
る。また本実施例の図６及び図７に示す構成例の場合、
従来の転置型と比較し遅延器が３７０個削減される。
合、従来の転置型と比較し遅延器が２１０個削減され
る。また本実施例の図６及び図７に示す構成例の場合、
従来の転置型と比較し遅延器が３７０個削減される。
【００５１】乗算係数が１０ビットの場合を示したが、
上記構成では乗算係数のビット幅が大きくなればなるほ
ど、この効果がさらに顕著にあらわれる。
上記構成では乗算係数のビット幅が大きくなればなるほ
ど、この効果がさらに顕著にあらわれる。
【００５２】さらにこのようなディジタルフィルタを用
いて、波形等化システム等のディジタル処理システムを
構築する場合、各乗算係数が決定されるまで、ディジタ
ルフィルタの出力ではなく、入力信号そのものを出力す
る機能を必要とする。その場合、入力信号の出力とディ
ジタルフィルタ出力との位相を合わせなければならな
い。既に従来例の項で述べたように、転置型構成では、
入力信号に対する位相合わせのための遅延器17（図１１
参照）が必要となる。
いて、波形等化システム等のディジタル処理システムを
構築する場合、各乗算係数が決定されるまで、ディジタ
ルフィルタの出力ではなく、入力信号そのものを出力す
る機能を必要とする。その場合、入力信号の出力とディ
ジタルフィルタ出力との位相を合わせなければならな
い。既に従来例の項で述べたように、転置型構成では、
入力信号に対する位相合わせのための遅延器17（図１１
参照）が必要となる。
【００５３】次に図８を用いて、請求項５に基づく、本
発明の直接型ディジタルフィルタを用いたディジタル信
号処理システムの構成について説明する。
発明の直接型ディジタルフィルタを用いたディジタル信
号処理システムの構成について説明する。
【００５４】本発明の直接型構成のｎタップディジタル
フィルタを用いた波形等化システムでは、図８のような
構成例となる。図８において、1(1)〜1(n)は遅延器、2
(1)〜2(n)は乗算器、3(1)〜3(n)は加算器、15は選択
器、16は選択器15の制御及び各タップの乗算係数等を制
御する制御回路である。
フィルタを用いた波形等化システムでは、図８のような
構成例となる。図８において、1(1)〜1(n)は遅延器、2
(1)〜2(n)は乗算器、3(1)〜3(n)は加算器、15は選択
器、16は選択器15の制御及び各タップの乗算係数等を制
御する制御回路である。
【００５５】図８と図１１の構成例を比較してわかるよ
うに、図８では入力信号の出力とディジタルフィルタ出
力との位相を合わせるための遅延器が、遅延器1群の途
中から得られている。そのため転置型構成では必要であ
ったフィルタ出力と入力信号との位相合わせのための遅
延器群17を必要とせず、さらにシステム全体の回路規模
を縮小するという効果がある。
うに、図８では入力信号の出力とディジタルフィルタ出
力との位相を合わせるための遅延器が、遅延器1群の途
中から得られている。そのため転置型構成では必要であ
ったフィルタ出力と入力信号との位相合わせのための遅
延器群17を必要とせず、さらにシステム全体の回路規模
を縮小するという効果がある。
【００５６】このようなディジタル信号処理システムを
構成する場合、本発明の直接型ディジタルフィルタ（請
求項１〜４）を用いれば、システム全体を簡略化でき、
さらに回路規模の点で有利となる。
構成する場合、本発明の直接型ディジタルフィルタ（請
求項１〜４）を用いれば、システム全体を簡略化でき、
さらに回路規模の点で有利となる。
【００５７】本発明の直接型ディジタルフィルタを用
い、図８に示す波形等化システムに応用した場合、さら
に遅延器５００個程度のゲート数が削減される。
い、図８に示す波形等化システムに応用した場合、さら
に遅延器５００個程度のゲート数が削減される。
【００５８】上記実施例では８タップディジタルフィル
タを構成単位とした、６４タップディジタルフィルタの
構成例を述べたが、クロックレートに合わせ、上記構成
単位のタップ数は拡張可能で、またこの構成単位をいく
らでも従属接続できることはいうまでもない。
タを構成単位とした、６４タップディジタルフィルタの
構成例を述べたが、クロックレートに合わせ、上記構成
単位のタップ数は拡張可能で、またこの構成単位をいく
らでも従属接続できることはいうまでもない。
【００５９】
【発明の効果】上述のようなディジタルフィルタを構成
することで、パイプライン構造に適さず、またレイアウ
ト依存性のよくなかった直接型構成のディジタルフィル
タを簡単に構成することが可能となり、従来の転置型構
成のディジタルフィルタと比較し、ゲート数、消費電
力、チップ面積等の点で有利となる。また上述の本発明
のディジタルフィルタを波形等化システム等のディジタ
ル信号処理システムに応用した場合、システムを簡略化
でき、さらにその効果は顕著となり、その実用的効果は
大きい。
することで、パイプライン構造に適さず、またレイアウ
ト依存性のよくなかった直接型構成のディジタルフィル
タを簡単に構成することが可能となり、従来の転置型構
成のディジタルフィルタと比較し、ゲート数、消費電
力、チップ面積等の点で有利となる。また上述の本発明
のディジタルフィルタを波形等化システム等のディジタ
ル信号処理システムに応用した場合、システムを簡略化
でき、さらにその効果は顕著となり、その実用的効果は
大きい。
【図１】本発明の実施例の８タップディジタルフィルタ
の構成図
の構成図
【図２】本発明の実施例の６４タップディジタルフィル
タの構成図
タの構成図
【図３】本発明の実施例の２５６タップディジタルフィ
ルタの構成図
ルタの構成図
【図４】本発明の実施例の８タップディジタルフィルタ
のレイアウト構成図
のレイアウト構成図
【図５】本発明の実施例の８タップディジタルフィルタ
の１０入力加算器の配線図
の１０入力加算器の配線図
【図６】本発明の実施例の８タップディジタルフィルタ
の構成図
の構成図
【図７】本発明の実施例の６４タップディジタルフィル
タの構成図
タの構成図
【図８】本発明のディジタルフィルタを用いたディジタ
ル信号処理システムの構成図
ル信号処理システムの構成図
【図９】ＦＩＲ型ディジタルフィルタの直接型構成図
【図１０】ＦＩＲ型ディジタルフィルタの転置型構成図
【図１１】転置型ディジタルフィルタを用いたディジタ
ル信号処理システムの構成図
ル信号処理システムの構成図
1(1)〜1(n-1) 遅延器 2(1)〜2(n) 乗算器 3(1)〜3(n) 加算器 4(1)〜4(8) 遅延器 5(1)〜5(8) １タップディジタルフィルタ 6(1)〜6(8) ８タップディジタルフィルタ 7(1)〜7(4) ６４タップディジタルフィルタ 8 １０入力加算器 8(1)〜8(8) ２０ビット全加算器 8(1.1)〜8(8.20) １ビット全加算器 9 加算器 10〜14 遅延器 15 選択器 16 制御回路 17(3)〜17(n) 遅延器
Claims (5)
- 【請求項１】第１の入力データに対するｎ段の遅延器
と、前記ｎ段目の遅延器の出力を記憶する第１のレジス
タと、前記各遅延器の出力データと任意の係数とを乗算
するｎ個の乗算器と、前記ｎ個の乗算器出力結果と外部
からの第２,第３の入力データとを加算する（ｎ＋２）
入力の加算器と、前記加算器の加算途中結果として記憶
する２本の第２,第３のレジスタとを有する、ｎタップ
ディジタルフィルタを第１の構成単位とし、前記構成単
位の第１のレジスタの出力を次段の構成単位の第１の入
力データとし、前記構成単位の第２第３のレジスタの出
力を次段の構成単位の第２第３の入力データとすること
により、前記構成単位をｍ個多段従属接続し、前記多段
従属接続された最終段の構成単位の第２第３のレジスタ
の２個の出力を加算する加算器と、前記加算結果を納め
る第４のレジスタとを備え、前記多段従属接続された初
段の構成単位の加算器への第３の入力データを０とする
ｎ×ｍタップディジタルフィルタ。 - 【請求項２】請求項１記載のｎ×ｍタップディジタルフ
ィルタにおいて、ｍ段目の構成単位の第１のレジスタの
出力を記憶する第５のレジスタを有する、ｎ×ｍタップ
ディジタルフィルタを第２の構成単位とし、前記第２の
構成単位の第５のレジスタの出力を次段の第２の構成単
位の第１の入力データとし、前記第２の構成単位の第４
のレジスタの出力を次段の第２の構成単位の第２の入力
データとすることにより、前記第２の構成単位をｊ個多
段従属接続するｎ×ｍ×ｊタップディジタルフィルタ。 - 【請求項３】請求項１記載の第１の構成単位であるｎタ
ップディジタルフィルタにおいて、各タップ毎に、前段
タップ遅延器からの出力信号を入力とし、次段タップ遅
延器への入力信号として出力する遅延器と、前記遅延器
の出力データと任意の係数とを乗算する乗算器と、前記
乗算結果出力と前段タップからの和出力信号と桁上げ出
力信号を入力とし、次段タップの和入力信号と桁上げ入
力信号として出力する全加算器群を有し、前記各タップ
を最小構成単位とし、前記最小構成単位のｎ段従属接続
により構成される、ｎ×ｍタップディジタルフィルタ。 - 【請求項４】第１の入力データに対するｎ段の遅延器
と、前記ｎ段目の遅延器の出力を記憶する第１のレジス
タと、前記各遅延器の出力データと任意の係数とを乗算
するｎ個の乗算器と、前記ｎ個の乗算器出力結果と外部
からの第２の入力データとを加算する（ｎ＋１）入力の
加算器と、前記加算器の加算結果を記憶する第２のレジ
スタとを有する、ｎタップディジタルフィルタを第１の
構成単位とし、前記構成単位の第１のレジスタの出力を
次段の構成単位の第１の入力データとし、前記構成単位
の第２のレジスタの出力を次段の構成単位の第２の入力
データとすることにより、前記構成単位をｍ個多段従属
接続するｎ×ｍタップディジタルフィルタ。 - 【請求項５】請求項１、２、３、４のいずれかに記載の
ｎ×ｍタップディジタルフィルタの出力と、前記ｎ×ｍ
タップディジタルフィルタのｉ番目（０≦ｉ≦ｎ×ｍ）
の遅延器の出力とのどちらかを選択する選択器と、前記
選択器の出力を制御する制御回路とを有するディジタル
信号処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234582A JPH082015B2 (ja) | 1991-09-13 | 1991-09-13 | ディジタルフィルタ及びディジタル信号処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234582A JPH082015B2 (ja) | 1991-09-13 | 1991-09-13 | ディジタルフィルタ及びディジタル信号処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575394A true JPH0575394A (ja) | 1993-03-26 |
| JPH082015B2 JPH082015B2 (ja) | 1996-01-10 |
Family
ID=16973281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234582A Expired - Fee Related JPH082015B2 (ja) | 1991-09-13 | 1991-09-13 | ディジタルフィルタ及びディジタル信号処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH082015B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005057785A1 (ja) * | 2003-12-09 | 2005-06-23 | National Institute Of Advanced Industrial Science And Technology | Ｆｉｒフィルタ |
| KR100571642B1 (ko) * | 2004-05-04 | 2006-04-17 | 주식회사 팬택앤큐리텔 | 유한임펄스응답 필터 |
| KR100573277B1 (ko) * | 2000-11-24 | 2006-04-24 | 한국전자통신연구원 | 다기능 파형정형필터 |
| JP2008516560A (ja) * | 2004-10-13 | 2008-05-15 | アナログ・デバイシズ・インコーポレーテッド | 通信システム用フィルタ |
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| JPH01146418A (ja) * | 1987-12-02 | 1989-06-08 | Victor Co Of Japan Ltd | デジタル・フイルタ装置 |
| JPH0322725A (ja) * | 1989-06-20 | 1991-01-31 | Fujitsu Ltd | 無瞬断切り換え回路の制御方式 |
-
1991
- 1991-09-13 JP JP3234582A patent/JPH082015B2/ja not_active Expired - Fee Related
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| EP0344326A1 (en) * | 1987-12-02 | 1989-12-06 | Victor Company Of Japan, Ltd. | Fir digital filter device |
| JPH0322725A (ja) * | 1989-06-20 | 1991-01-31 | Fujitsu Ltd | 無瞬断切り換え回路の制御方式 |
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| EP1703636A1 (en) * | 2003-12-09 | 2006-09-20 | National Institute of Advanced Industrial Science and Technology | Fir filter |
| EP1703636A4 (en) * | 2003-12-09 | 2008-04-16 | Nat Inst Of Advanced Ind Scien | FIR FILTER |
| KR100852837B1 (ko) * | 2003-12-09 | 2008-08-18 | 독립행정법인 산업기술종합연구소 | 유한 임펄스 응답 필터 |
| KR100571642B1 (ko) * | 2004-05-04 | 2006-04-17 | 주식회사 팬택앤큐리텔 | 유한임펄스응답 필터 |
| JP2008516560A (ja) * | 2004-10-13 | 2008-05-15 | アナログ・デバイシズ・インコーポレーテッド | 通信システム用フィルタ |
| US8417750B2 (en) | 2004-10-13 | 2013-04-09 | Mediatek Inc. | Filters for communication systems |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH082015B2 (ja) | 1996-01-10 |
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