KR19990067409A - 디지털 트랜스버셜 필터의 다중적 사용을 위한 회로 장치 및방법 - Google Patents

디지털 트랜스버셜 필터의 다중적 사용을 위한 회로 장치 및방법 Download PDF

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Abstract

본 발명은 n개의 계수 블록 각각에 포함되어야 하는 두개의 곱셈 유니트(M1i, M2i)에 관한 것이며, 필터(F)의 내부 클록이 필터(F)에 의해 요구되는 외부 클록 보다 몇 배 높다면, 상기 곱셈 유니트는 다중적으로 사용된다.

Description

디지털 트랜스버셜 필터의 다중적 사용을 위한 회로 장치 및 방법
비트 평면 및 수정된 비트 평면 구조는 높은 효율의 디지털 트랜스버셜 필터를 구현하는데 종종 사용된다. 필터 함수가 수행되어야 하는 필수적인 외부 데이터 비율(샘플링 비율)이 필터 스위칭 동작이 최근 스위칭 기술을 사용하여 구현되도록 하는 내부 데이터 비율 보다 상당히 아래에 위치된다면, 트랜스버셜 필터의 소정의 쓰루풋 비율에 대한 칩 영역의 감소는 트랜스버셜 필터의 다중적 사용에 대한 개념에 의해 달성될 수 있다.
트랜스버셜 필터의 다중적 사용중, 다수의 산술적 서브단계는 산술 유니트 내에서 하나의 외부 클록 펄스 동안의 다수의 내부 클록 펄스에서 연속적으로 수행된다. 이러한 경우, 산술적 서브 단계를 위한 피연산자를 연속적으로 공급하는데 있어서의 추가적인 경비와 중간 결과값의 저장 수단이 아주 크지 않다는 것을 보장하는 것이 필요하다. 비트 평면과 수정 비트 평면 구조로 디지털 트랜스버셜 필터의 구현을 위한 기초는 T. Noll, Carry-Save Architectures for High-Speed Digital Signal Processing, VLSI Signal Processing, 저널 Vol.3, Kluwer Academic Publishers,, Boston, 121쪽 내지 140쪽 1991년에서 공지 및 개시되었다.
필터 함수가 수행되어야 하는 필수적인 외부 데이터 비율(샘플링 비율)이 필터 스위칭 동작의 스위칭 기술을 사용하여 구현되도록 하는 내부 데이터 비율 보다 높은 회로 장치에 있어서, (U. Seuben 등의 Digital Filter for video signals, design and electronics, No. 9, 69쪽 1991년에) 공지된 선형 스케일링 평형화 개념(linearly scaling parallelization concepts)을 사용하는 것이 가능하다.
복소수 값의 필터(complex valued filter)를 형성하기 위해 다수의 컴포넌트 필터를 서로 접속하는 것은, 예를 들어 IEEE의 S. Quereshi, Adaptive Equalization, Proc. Vol. 73, No. 9, 1349 내지 1387쪽 1985에서 개시되었다.
본 발명은 디지털 트랜스버셜 필터의 다중적 사용을 허용하는 회로 장치와 방법을 서술하는 문제점에 기초한 것이다.
상기 문제점은 특허 청구항 1 항에 따른 회로 장치와 특허 청구항 9항에 의해 해결된다.
특허 청구항 1항에 따른 회로 장치는 디지털 필터의 내부 데이터 비율이 디지털 트랜스버셜 필터가 데이터를 "필터링"하여야 하는 필수적인 외부 데이터 비율보다 높은 크기의 적분 차수인 경우에 디지털 트랜스버셜 필터의 다중적 사용을 허용한다.
각각의 경우 2 개의 곱셈 유니트가 입력 데이터 워드로 계수를 곱하기 위해 제공되고, 다수의 계수 비트가 개별적으로 제공된 입력 데이터 워드와 곱하여 지며, 외부 클록의 경우에 곱셈 셀에 있어서, 필수적인 칩 영역의 감소는 디지털 트랜스버셜 필터가 구현될 때 달성될 수 있다.
실시예의 다른 변형에 있어서, 각각의 계수 워드에 대한 2 개의 곱셈 셀이 역시 제공되며, 그러나 상기 셀에서 전체 계수는 각각 입력 워드중의 한 비트로 곱하여 진다.
본 발명의 개발은 종속항에 개시된다.
다수의 바람직한 실시예가 도면에 도시되었으며, 상세하게 설명된다.
본 발명은 디지털 트랜스버셜 필터(Digital transversal filter)의 다중적 사용을 위한 회로 장치 및 그에 따른 방법에 관한 것이다.
도 1은 세 개의 탭을 갖는 디지털 트랜스버셜 필터의 회로 장치를 상세하게 도시한 회로도이며, 상기 필터는 계수 워드 길이의 방향으로 다중적 사용을 위해 사용된다.
도 2는 계수 워드 길이의 방향으로 다중적 사용에 적합한 디지털 트랜스버셜 필터를 실행하기에 다른 가능한 방법을 구성하는 회로 장치를 상세하게 도시한 회로도이다.
도 3은 계수 워드 길이의 방향으로 다중적 사용에 적합한 디지털 트랜스버셜 필터의 제 3 실시예를 도시한 회로 장치의 회로도이다.
도 4는 입력 워드 길이의 방향으로 다중적 사용에 적합한 디지털 트랜스버셜 필터의 실시예를 도시한 회로 장치를 상세하게 도시한다.
도 5는 입력 워드 길이의 방향으로 다중적 사용에 적합한 디지털 트랜스버셜 필터의 다른 실시예를 도시하며, 상기 디지털 트랜스버셜 필터에서는 복소수 값의 필터에 대한 2 개의 서브 필터의 다수의 서브 동작이 연속적으로 수행된다.
도 6은 다위상 구조내의 보간 필터의 기본적인 블록도를 도시한다.
도 7은 다위상 구조내의 추출 필터의 기본적인 블록도를 도시한다.
도 8은 복소수 값의 필터에 대한 장치의 기본적인 블록도를 도시한다.
도 9는 회로 장치를 도시하며, 상기 회로 장치에서는 디지털 트랜스버셜 필터의 다중적 사용이 트랜스버셜 필터의 개별적인 계수 비트뿐만 아니라 다위상 구조의 (도 6에 도시된) 전체 디지털 보간 필터의 개별적인 서브필터에 관련된다.
도 10은 회로 장치를 도시하며, 상기 회로 장치에서는 다중적 사용이 디지털 트랜스버셜 필터의 개별적인 계수 비트뿐만 아니라 부가적으로 도 7에 도시된 바와 같이 다중 구조에서 추출 필터의 구현을 위한 복합 필터의 서브 필터에 대한 다중적 사용을 위해 사용된다.
도 11은 계수 길이 방향에서의 디지털 트랜스버셜 필터의 다중적 사용을 위한 방법의 단계를 도시한 순서도를 도시한다.
도 12는 입력 워드 길이에서 디지털 트랜스버셜 필터의 다중적 사용을 위한 방법의 단계를 도시한 순서도를 도시한다.
도 13은 워드 길이의 방향에서 디지털 트랜스버셜 필터의 다중적 사용 동안에 가능한 다양한 덧셈 방법을 개략적으로 도시한다.
본 발명에 따른 회로 장치와 방법은 도 1 내지 도 13을 참조하여 설명된다.
도 1은 디지털 트랜스버셜 필터(F)의 제 1 실시예에 대한 회로도를 도시한다. 상기 도면은 단지 디지털 트랜스버셜 필터의 3개의 탭에 대해 도시하였지만 본 여기에서 설명되는 발명의 회로 장치는 3개의 계수를 갖는 디지털 필터에만 하정되는 것이 아니라 n개의 계수를 갖는 디지털 트랜스버셜 필터까지 확장가능한 것이 기술 분야의 당업자에게는 명백하며, 상기 n은 임의의 원하는 자연수이다.
아래에서, "필터 엘리먼트"라는 용어는 필터 회로를 구현하기 위해 사용될 수 있는 필터 회로 장치를 나타내며, "필터"라는 용어는 필터 구조물의 설명을 위한 전송 함수를 나타낸다.
n개의 계수에 대해 구현되고 도 1에서는 계수의 개수는 n=3인 디지털 트랜스버셜 필터(F)는 계수 블록(KBi)로 분할된다.
인덱스(i)는 각각의 계수 블록(KBi)을 유일하게 나타낸다. 이것은 1에서 n까지 범위의 자연수이다.
각각의 계수 블록(KBi)는 적어도 다음과 같은 컴포넌트:
- 제 1 곱셈 유니트(M1i),
- 제 2 곱셈 유니트(M2i),
- 제 1 가산 유니트(A1i),
- 제 2 가산 유니트(A2i),
- 제 1 지연 유니트(V1i),
- 제 2 지연 유니트(V2i),
- 제 3 지연 유니트(V3i) 및,
- 레지스터 유니트(Ri)를 구비한다.
부가적으로, 디지털 트랜스버셜 필터(F)의 회로 장치는 또한 누산 레지스터(accu)를 포함한다.
추가의 설명과 관련하여 형성된 가정, 즉 개시된 회로 장치는 3개의 탭을 갖는 다는 가정은 본 방법 또는 장치의 일반적인 응용성을 제한하지 않는다.
기술 분야의 당업자에 대해, 형성된 가정은 본 발명의 회로에 대한 다양한 실시예가 기초를 둔 원칙을 명백하게 하도록 수행된다는 것은 명백하다.
상술된 바와 같이, 도 1은 3개의 탭을 가지는 디지털 트랜스버셜 필터(F)를 상세하게 도시한다.
상기 제 1 실시예에 있어서, 각각의 계수 블록(KBi)은 아래의 디자인이 된다. 제 1 가산 유니트(A1i)는 제 1 가산 유니트(A1i)의 제 1 입력(E1A1i)를 통해 제 1 곱셈 유니트(M1i)에 접속된다.
게다가, 제 2 가산 유니트(A2i)는 제 1 입력(E1A2i)에 의해 제 2 곱셈 유니트(M2i)의 출력(AM2i)에 접속된다.
제 1 지연 유니트(V1i)는 자신의 입력(EV1i)에 의해 제 1 곱셈 유니트(M1i)의 제 1 입력(E1M1i)에 접속된다. 제 1 지연 유니트(V1i)의 출력(AV1i)은 제 1 지연 유니트(V1i)를 통해 제 2 곱셈 유니트(M2i)의 제 1 입력(E1M2i)에 접속된다.
제 2 지연 유니트(V2i)는 자신의 입력(EV2i)를 통해 제 1 가산 유니트(A1i)의 출력(AA1i)에 접속되고 자신의 출력(AV2i)에 의해 제 2 가산 유니트(A2i)의 제 2 입력(E2A2i)에 접속된다.
계수 비트( ci 1 )는 아래에서 설명된 방식으로 제 1 곱셈 유니트(M1i)의 제 2 입력(E2M1i)에 연속적으로 제공된다.
여기에서 상술한 바와 같이, 인덱스(i)는 개별적인 계수 블록(KBi)가 제공되는 계수를 유일하게 나타낸다.
우수의 자연수, 즉 0, 2,4, 6, ...., wk-2인 추가의 인덱스(1)가 존재하며, 계수 워드 길이 wk는 이진 표현에서의 개별적인 계수 워드(ci)의 길이를 나타낸다. 따라서 개별적인 계수 비트( ci 1 )는 중요도 20, 22, 24, 26, ...., 2wk-2와 함께 제 1 곱셈 유니트(M1i)의 제 2 입력(E2M1i)으로 연속하여 제공된다.
기수의 중요도를 갖는 계수 비트( ci 0 )는 제 2 곱셈 유니트(M2i)의 제 2 입력(E2M2i)에 제공된다. 인덱스 0은 기수의 자연수이며, 즉 1, 3, 5, 7, ...., w-1이다. 이에 따라 계수 비트( ci 0 )는 제 2 곱셈 유니트(M2i)의 제 2 입력(E2M2i)에 중요도 21, 23, 25, 27, ...., 2wk-1와 함께 연속적으로 제공된다.
게다가, 각각의 계수 블록(KBi)는 출력(ARi)을 통해 제 1 곱셈 유니트(M1i)의 제 1 입력(E1M1i)와 제 1 지연 유니트(V1i)의 입력(EV1i)에 접속된 레지스터 유니트(R)를 갖는다.
개별적인 계수 블록은 각각 제 i 번째 계수 블록(KBi)의 레지스터 유니트(Ri)의 입력(ERi)이 다음단의 계수 블록(KBi+1)의 레지스터 유니트(Ri+1)의 출력(ARi+1)에 접속되도록 서로 접속된다.
게다가, 제 3 지연 유니트(V3i)의 출력(AV3i)는 다음단의 계수 블록(KBi+1)의 제 1 가산 유니트(A1i+1)의 제 2 입력(E2A1i+1)에 접속된다.
n개의 계수 블록들(KBi) 각각은 위에서 설명한 것과 동일한 설계를 가지며, 또한 위에서 언급한 바와 같이 각각의 인접한 계수 블록과 결합된다.
또한 입력(Eaccu)이 n번째 계수 블록(KBn)의 제 1 지연 유니트(V3n)의 출력(AV3n)에 접속된 누산 레지스터(accu)가 제공된다.
누산 레지스터(accu)에 있어서, 아래에서 설명된 바와 같이 계수 블록(KBi)에 의해 "패스 온"되는 모든 워드의 일부는 각각의 워드의 일부의 공지된 중요도에 따라 가산된다.
디지털 트랜스버셜 필터가 외부 사이클 당 F wk/2의 내부 사이클을 수행한다고 가정한다. 이에 따라, 상기 디지털 트랜스버셜 필터(F)는 디지털 트랜스버셜 필터(F)에 의해 실질적으로 "획득된" 것보다 wk/2배 낮은 데이터 비율을 갖는다.
본 발명의 회로 장치의 한 변형에 있어서, 각각의 계수 블록(KBi)의 레지스터 유니트(Ri)는 하나의 레지스터를 가지며, 다른 변형은 wk/2-1개의 레지스터를 갖는다. 레지스터 유니트(Ri)가 가지는 상이한 개수의 레지스터들은 개별적인 계수 (ci)의 각 계수 비트에 곱하여지는 개별적인 입력 데이터 워드(xin)의 상이한 상주 시간에 영향을 미친다.
이것은, 레지스터 유니트(Ri)가 정확하게 하나의 레지스터만을 가진다면 각각 상기 입력 데이터 워드(xin)을 저장하는 상기 레지스터는 wk/2의 내부 클록 펄스 이후에 새로운 입력 데이터 워드와 함께 위치된다는 것을 의미한다. 이것은 도 1에서 도시된 바와 같이, 순차적인 레지스터 유니트(Ri)의 배열이 주어지면 개별적인 입력 데이터 워드(xin, xin')등이 레지스터 유니트에서 레지스터 유니트로 "패스 온"되는 것을 의미한다. 상기 개별적인 레지스터들은 wk/2-1의 내부 클록 펄스를 사용하여 구동되어야 한다.
계수 블록(KBi)에 있어서, wk/2동안 레지스터(Ri)내에 저장된 입력 데이터 워드(xin)는 우수의 중요도를 갖는 하나의 계수 비트( ci 1 )를 사용하여 내부 클록 사이클의 절반 정도 각각 연속적으로 지연되고 제 2 곱셈 유니트(M21)내에서 우수의 중요도를 갖는 계수 비트( ci 0 )이 곱하여 진다.
각 부분의 결과값은 도 1에 도시된 바와 같이 각 지연 유니트(V1i, V2i, V3i)에서 각기 내부 클록 펄스의 절반만큼 지연되고 n 번째 계수 블록(KBi)까지 회로 장치에 따라서 "패스 온"되며, n 번째 계수 블록에서 결과값들은 누산 레지스터(accu)에서 가산되어 결과값 워드(wR)를 형성한다.
레지스터 유니트(Ri)가 wk/2-1개의 레지스터를 갖는다면, 요구된 레지스터의 수는 증가되지만 이 경우 각각의 데이터 워드(xin, xin등)가 연속하여 정확하게 wk번 레지스터 유니트(Ri)에 기입되고 각각의 내부 클록 펄스에서 패스온 되기 때문에 입력 데이터 워드(xin, xin등)를 "관리"하기 위해 입력 데이터 워드(xin, xin등)를 구동시키는 것은 더욱 용이하다. 위에서 설명한 다른 시퀀싱 방법은 레지스터 유니트(Ri)가 가지는 레지스터의 상이한 계수의 결과값에 따라 변화하지 않는다.
계수 워드 길이 방향에서 필터의 다중적 사용을 위한 회로 장치의 다른 실시예는 도 2에 도시되어 있으며, 아래에서 설명될 것이다.
계수 블록(KBi)은 제 1 지연 유니트(V11)이 제 1 계수 블록에만 제공된다는 정도에서 도 1에 도시된 실시예와는 다르다. i≠1인 나머지 계수 블록(KBi)에 대해, 각각 제 2 곱셈 유니트(M2i)의 제 1 입력(E1M2i)는 제 1 계수 블록(KB1)의 제 1 지연 유니트(V11)의 출력(AV11)에 접속된다.
추가의 제 1 지연 유니트(V1i)는 본 실시예에서는 제공되지 않는다.
더욱이, 도 2에서 도시된 실시예는 어떠한 레지스터 유니트(Ri)도 제공되지 않는다는 점에서 도 1에 도시된 실시예와는 다르다.
이러한 이유로, 계수-블록- 내부 피드백이 각각의 계수 블록(KBi)내에 제공된다. 이것은 제 1 스위치 위치(SP1i)와 제 2 스위치 위치(SP2i)를 갖는 부가적인 스위치 유니트(S1)가 제공된다는 것을 의미한다.
제 1 스위치 위치(SP1i)에서, i번째 계수 블록(KBi)의 제 1 가산 유니트(A1i)의 제 2 입력(E2A1i)를 정확하게 하기 위해, i 번째 계수 블록(KBi)은 앞단의 계수 블록(KBi-1)의 제 3 지연 유니트(V3i-1)의 출력(AV3i-1)에 접속된다. 제 2 스위치 위치(SP2i)에서, i 번째 계수 블록(KBi)은 동일한 계수 블록(KBi)의 제 3 지연 유니트(V3i)의 "자신의" 출력(AV3i)에 접속된다.
스위치 유니트(Si)가 예를 들어 모든 계수(ci)의 곱셈을 위해 요구되는 시간인, 즉 개별적인 계수 블록(KBi)의 각 계수 비트( ci 1 , ci 0 )의 곱셈을 위해 요구되는 시간으로, 정확하게 이러한 시간 동안에 제 1 스위치(SP1i)에 위치된다면, 각 계수 비트( ci 1 , ci 0 )의 곱셈에 대한 부분적인 결과값의 계수 블록-내부 합의 "피드백"은 입력 워드(xin)에 해당하게 된다.
실시예에서, 합은 개별적인 계수 블록(KBi)의 모든 경우에서 발생하기 때문에, 이러한 경우에서는 어떠한 누산 레지스터(accu)도 요구되지 않으며, 어떠한 것도 제공되지 않는다는 것이 용이하게 이해될 것이다.
제 3 실시예는 도 3에 도시되어 있다.
차례로, 본 실시예에서는 도 2에 도시된 실시예서와 같이, 단지 제 1 계수 블록(KBi)만이 제 1 지연 유니트(V11)를 가진다. i≠1 인 나머지 계수 블록(KBi)은 제 1 지연 유니트(V1i)를 가지지만, 각 경우에 있어서, 제 2 곱셈 유니트(M2i)의 제 1 입력(E1M2i)은 제 1 계수 블록(KBi)의 제 1 지연 유니트(V11)의 출력(AV11)에 접속된다.
도 2의 실시예와 비교하여, 본 실시예에서는 개별적인 부분적인 결과값은 하나의 계수 블록에서 다른 계수 블록으로 다시 "패스 온"되고 마지막에서는 누산 레지스터(accu)에서 가산되어 결과값 워드(wR)를 생성하기 때문에, 어떠한 스위치 유니트(S1)도 제공되지 않는다.
그러나, 각각 그들의 입력(ERi)이 제 3 지연 유니트(V3i)의 출력(AV3i)에 접속되고, 각 다음 단 계수 블록(KBi+1)의 제 1 가산 유니트(A1i+1)의 제 2 입력(E2A1i+1)에 각각 접속된 출력을 갖는 레지스터 유니트(Ri)가 제공된다. 상기 레지스터 유니트(Ri)는 wk/2-1개의 레지스터를 갖는다.
캐리-저장 가산이 수행되면, 두 배의 레지스터 개수, 즉 일부는 캐리 워드를 위한 것이며, 일부는 합 워드를 위한 것으로 wk*2개의 레지스터가 각각의 레지스터 유니트(Ri)에 제공된다. 이러한 경우에 지연의 개수는 변화하지 않는다. 캐리-저장 가산이 제공될 때, 가산을 정확하게 수행하기 위해, 벡터 병합 가산 기능이 누산 레지스터(accu)내에 제공되어야 한다.
개별적인 곱셈 유니트가 개별적인 비트( C1 1 , C1 0 )를 사용하여 구동되는 방식과, 레지스터 유니트(Ri)가 구동되는 방식은 상기 제시된 설명 및 도 3과는 명백히 다르다.
도 4는 입력 데이터 워드(xin)의 입력 데이터 워드 길이(wm)의 방향에서 필터(F)의 다중적 사용을 위한 회로 장치를 도시한다.
인덱스(j)는 각각의 입력 데이터 워드 비트(wj)를 유일하게 나타내며, 1에서 m까지 범위의 임의의 바람직한 수이며, m이라는 수는 입력 데이터 워드(xin)의 워드 길이를 지정한다.
레지스터 유니트(Ri) 대신에, 제 1 레지스터 유니트(R1i) 및 제 2 레지스터 유니트(R2i)가 본 회로 장치에 제공된다.
여기에서, 상기 제 1 레지스터 유니트(R1i)의 제 1 출력(AR1i)은 제 1 지연 유니트(V1i)의 입력(EV1i)에 접속된다. 제 1 레지스터 유니트(R1i)의 입력(ER1i)은 다음단 계수 블록(KBi+1)의 제 1 레지스터 유니트(R1i)의 출력(AR1I+1)에 접속된다.
제 2 레지스터 유니트(R2i)의 출력(AR2i)는 제 1 곱셈 유니트(M1i)의 제 1 입력(E1M1i)에 접속된다. 제 2 레지스터 유니트(R2i)의 입력(ER2i)은 다음단 계수 블록(KBi+1)의 제 2 레지스터 유니트(R2i)의 출력(AR2i+1)에 접속된다.
제 1 레지스터 유니트(R1i) 및 제 2 레지스터 유니트(R2i)는 각기 적어도 한 비트의 워드 길이를 갖는 wj/2 -1개의 레지스터를 가진다.
도 4에 도시된 상기 회로 장치에 있어서, 자신의 입력(Eaccu)에 위해 제 n 번째 계수 블록(KBn)의 제3 지연 유니트(V3n)의 출력(AV3n)에 접속되는 누산 레지스터(accu)가 제공된다.
이러한 경우, 내부 클록 비율은 필터(F)의 "요구된" 외부 클록 비율보다 wj/2 배 높다.
각각의 경우, i번째 계수 블록(KBi)의 전체 계수(ci)는 제 1 곱셈 셀(M1i)의 제 2 입력(E2M1i)와 제 2 곱셈 셀(M2i)의 제 2 입력(E2M2i)에 인가된다. 이러한 방식으로, 제 1 곱셈 셀(M1i)에서는, i번째 계수 블록(KBi)의 전체 계수(ci)는 각기 우수 중요도를 갖는 하나의 입력 워드 비트( Wj 0 )로 곱하여 진다. 제 2 곱셈 셀(M2i)에서는, i번째 계수 블록(KBi)의 전체 계수(ci)는 각기 우수 중요도를 갖는 하나의 입력 워드 비트( Wj 1 )로 곱하여 진다.
도 5는 도 8에 개략적 형태로 도시된 복소 값의 필터를 구형하기 위한 필터(F)에 대한 회로 장치를 도시하며, 상기 회로 장치에 있어서, 도 4에 도시된 회로와 비교하여, 아래에서 설명되는 서브 필터 함수Hr(z)의 계수는 wm개의 내부 클록 사이클 동안 각각 제 1 곱셈 셀(M1i)의 제 2 입력(E2M1i)에 인가되고, 제 2 곱셈 셀(M2i)의 제 2 입력(E2M2i)에 인가된다.
이러한 경우, 제 1 서브 필터 함수H1(z)를 사용하여 필터링되는 필터 입력 워드(x1in)의 비트들은 제 1 레지스터 유니트(R1i)에 비트-직렬 형태로 삽입된다. 이러한 방식으로, 제 1 입력 워드(x1in)의 각 비트들은 제 1 서브 필터 함수H1(z)의 계수(c1i)로 곱하여진다.
이러한 경우, 제 2 서브 필터 함수H2(z)를 사용하여 필터링되는 제 2 입력 워드(x2in)의 비트들은 제 2 레지스터 유니트(R2i)로 비트-직렬 방식으로 삽입된다. 이러한 방식으로, 제 2 입력 워드(x2in)의 각 비트들은 제 2 서브필터 함수H2(z)의 계수(c2i)로 곱하여 진다.
두 레지스터 유니트 모두 적어도 한 비트의 1 워드 길이를 가지는 wm-1 개의 레지스터를 각각 갖는다.
도 6 내지 도 8은 필터 함수 부가적으로는 다른 복수개의 필터 함수의 계수에 대하여, 즉 서브필터 함수Hr(z)에 대하여, 본 발명에 따른 회로 장치를 사용하기 위한 다른 장치들을 도시하며, 상기 서브 함수hr(z)는 1에서 s까지의 자연수가 되는 인덱스(r)에 의해 유일하게 식별된다.
이러한 경우는 하나의 트랜스버셜 필터인 경우뿐만 아니라, 다수개의 필터가 서로 구현되는 경우에도 발생된다.
예를 들어, 필터 뱅크, 예를 들어 보간 필터(도 6 참조) 또는 추출 필터(도 7 참조) 또는 그들의 상호 결합물과 같은 다위상 필터 , 예를 들어 복소수 값의 필터(도 8 참조)를 형성하기 위한 4개의 필터가 존재한다.
다수개의 트랜스버셜 필터의 상호 결합 및 본 발명에 따른 회로 장치의 다중적 사용 가능성과 관련한 도면에서 도시된 이러한 실현성은 물론 도면에 도시되고 예를 들어 단지 2 개의 필터 함수의 보간과 관련된 경우에만 한정되는 것은 아니다.
이러한 경우들은 기술 분야의 당업자에게, 임의의 바람직한 시간의 범위까지 연장 가능한 것이 명백하며, 이러한 경우에는 확장에 관하여는 wk/2 로 곱하여진 서브 필터의 수는 내부 클록/외부 클록의 비와 같다.
다수개의 트랜스버셜 필터의 상호 결합에 대한 원리는 예를 들어 S. Quereshi 에 의한 1985년 IEEE, Vol. 73, No 9, 1349 내지 1387 페이지의, Adaptive Equalization, Proc.에서 개시되었다.
이같은 경우에 있어서, 동일한 하드웨어, 즉 본 발명에 따른 동일한 회로 장치를 사용한 하드웨어 상에서 다수개의 서브 필터를 실행하는 것을 가능하게 할뿐만 아니라, 상술한 경우에서는 동일한 입력 데이터를 사용하여 연산되거나 그 함수의 결과가 합산되는 2 개 또는 그 이상의 서브 필터 함수Hr(z)가 동일한 하드웨어 상에서 연속하여 계산될 수 있다는 사실을 사용하는 것을 가능하게 한다. 인가된 데이터를 각각 내부 클록 사이클의 절반 정도 지연시키는 하나의 지연 유니트를 각기 사용하여 그들을 상호 접속시키는 방법이 도 4 내지 도 5에 개시되었으며, 이들은 그것으로부터 명백하게 된다.
도 6에 도시된 회로 장치의 경우에, 도 9에 도시된 회로 장치 내에서 예를 들어 다위상 구조의 보간 필터의 두 서브 필터H1(z) 및 H3(z)는 wk개의 내부 클록 증가분 동안 연속하여 계산된다.
이러한 경우, 입력의 지연 유니트의 구동은 도 1에 도시된 회로 장치에 관하여 다음과 같은 방식, 즉 데이터가 모든 wk개의 내부 클록 사이클에서 전송되어 하나의 계수 블록에서 다른 하나의 계수 블록으로의 데이터 전송은 wk-1개의 내부 클록 사이클 정도 지연되는 방식으로 수정되어야 한다. 위에서 상술한 바와 같이 계수 비트(ci)는 0,2,4,... 및 1, 3, 5,...의 중요도의 시퀀스로 제공되지만, 이 경우에는 우선적으로 두 서브 필터 전송 함수 H1(z) 및 H3(z) 중 하나에 대한 계수에 대해 제공되며, 이어 각기 나머지 전송 함수의 계수에 대해 제공된다.
누산 레지스터(accu)는 계속하여 wk/2개 부분적 결과 값 이상까지 덧셈을 수행하여야 하고, 각각의 경우에 선택적으로 각 서브 필터H1(z) 및 H3(z)에 개별적으로 하나의 결과값을 모든 wk/2내부 클록 사이클 마다 제공한다.
공통 데이터 입력을 갖는 r개의 서브 필터 다위상 필터의 경우, 입력 데이터들이 하나의 계수 블록에서 다른 블록으로 r * wk/2 -1내부 사이클 마다 전송되고 동일한 시간에 r * wk/2 -1내부 사이클만큼 지연된다면, r * wk/2개의 다중적 사용의 요소들이 구현될 수 있다. 이어 누산 레지스터(accu)는 r개의 부분적 결과값을 r개의 서브 필터Hr(z) 중 각기 하나에 연속하여 제공한다.
복소수의 필터를 구현하기 위하여, 2 개의 서브 전송 함수H1(z) 및 H3(z)에는 도 6에서 도시되고 2개의 서브 필터를 갖는 다위상 필터에 관하여 설명된 바와 동일한 방식으로 도 8에서 도시된 구조에 제공될 수 있다.
도 1에 도시된 구조와 비교하여, 예를 들어 도 7에 도시된 바와 같이 wk개의 내부 클록 사이클에서 연속하여 계산되는 다위상 구조의 2 개의 추출 필터를 구현할 때, 지연 레지스터 대신에, 즉 입력 데이터에 레지스터 유니트(Ri)가 제공되는 대신에 입력 데이터에 한 탭 당 2 개의 레지스터가 제공된다.
여기에서, 서브 필터들 중 한 개의 입력 워드는 wk/2의 내부 클록 사이클 중 각각 인가되고, 이어 서브 필터들 중 다른 필터의 입력 워드는 wk/2의 내부 사이클 동안 인가된다. 레지스터는 데이터를 모든 wk/2내부 클록 마다 전송한다. 데이터의 전송은 탭에서 탭까지 wk-1 내부 클록 사이클정도 지연된다.
개별적인 데이터 입력을 갖는 r개의 서브 필터를 구비한 다위상 필터의 경우, 입력 데이터가 탭에서 탭까지 r개의 레지스터에 의해 지연된다면, r * wk/2의 다중적 사용의 요소가 구현 가능하며, 상기 레지스터는 모든 wk/2의 내부 클록 사이클 마다 데이터를 전송하고, 하나의 계수 블록에서 다른 블록으로의 전송은 r* wk/2-1의 내부 클록 사이클 정도 지연된다.
이어, 구동에 의존하여, 추출 필터의 경우에서 본질적으로 요구된 바와 같이, 상기 누산 레지스터(accu)는 r* wk/2의 내부 클록 이후에 모든 wk/2의 내부 클록 사이클을 제공하거나, 덧셈되어진 부분적 결과값을 제공한다.
도 8에 도시된 형태의 복소수 값의 필터를 구현하기 위해, 도 7 에 도시된 바와 같은 2 개의 서브 필터를 갖는 다위상 필터의 경우에서와 같은 방식으로 예를 들어 2 개의 서브 필터 전송 함수H1(z) 및 H2(z)를 제공하는 것이 가능하다.
계수 워드 길이에서의 필터(F)의 다중적 사용을 위한 방법은 각각의 계수 블록(KBi)에서 다음의 단계, 즉 각 계수 블록(KBi)(도 11 참조)에서 병렬로 수행되는 단계를 포함한다.
개별적인 계수 비트( ci 1 , ci 0 )는 각각 제 1 곱셈 셀(M1i)의 제 2 입력(E2M1i)와 제 2 곱셈 셀(M2i)의 제 2 입력(E2M2i)에 개별적으로 각기 필터(F)의 하나의 내부 사이클 동안 인가된다. 인가된 비트는 각기 입력 워드(xin)로 곱하여진다.(단계 3)
여기에서 우수 중요도를 갖는 계수 비트( ci 1 )는 제 1 곱셈 셀(M1i)의 제 2 입력(E2M1i)에 인가된다.(단계 1) 우수 중요도를 갖는 계수 비트( ci 0 )는 제 2 곱셈 셀(M2i)의 제 2 입력(E2M2i)로 인가되지만 내부 클록 사이클의 절반만큼 지연되고(단계 2), 이는 제 1 지연 유니트(V1i)에 의해 수행된다.
곱셈은 모든 계수 비트에 대해 단계 4 및 단계 6에서 수행되어야 한다.
곱셈에 의해 산출된 워드의 일부는 다음 단계에서의 그들 각각의 중요도를 고려하여 가산된다.(단계 5)
단계 15에서 덧셈은 다양한 방법으로, 개별적으로는 단계16에서 각각의 계수 블록(KBi)에서 (도 2 참조) 그렇지 않으면, 단계 17에서는 누산 레지스터(accu)에 까지 수행될 수 있다.
입력 워드가 완전히 곱하여진 후, 새로운 입력 워드가 처리된다(단계 7).
도 12는 입력워드 길이 방향에서 필터(F)의 다중적 사용을 위한 방법에 대한 개별적인 단계가 도시된 순서도를 나타낸다.
여기에서, 입력 워드(xin)의 개별적인 비트( wj 1,wj 0 )는 각각 "전체" 계수로 곱하여진다.(단계 10)
우수 중요도를 갖는 입력 워드 비트( wj 1 )는 제 1 지연 유니트(V1i)의 입력(EV1)에 인가되며, 지연 유니트에서 상기 비트들은 내부 클록 사이클의 절반만큼 지연된 후 제 2 곱셈 셀(M2i)의 제 1 입력(E1M2i)에 제공된다.(단계 8)
우수 중요도를 갖는 개별적인 입력 워드( wj 0 )는 각각의 경우 제 1 곱셈 유니트(M1i)의 제 1 입력(E1M1i)에 직접적으로 인가된다.(단계9)
이것은 입력 워드(Xin)의 모든 입력워드 비트( wj 1,wj 0 )에 대해 처리된다.(단계 11, 13)
곱셈에 의해 생성된 워드의 일부는 더하여진다.(단계 12)
입력 워드(xin)이 완전하게 필터링된 후, 상기 방법은 추가의 입력 워드에 대히 다시 수행된다.(단계 14)
본 발명은 바람직한 실시예를 참조하여 도시되고 기술되고, 다양한 형태의 변화 및 변형이 첨부된 청구범위에 의해 한정된 바와 같은 본 발명의 정신 및 범위로부터 벗어나지 않고 이루어진다는 것이 당업자에게 이해된다.

Claims (16)

  1. n개의 계수 블록(KBi ; i= 1,... n)을 갖는 디지털 필터(F)의 회로 장치에 있어서,
    각각의 계수 블록(KBi)은,
    - 제 1 곱셈 유니트(M1i) 및 제 2 곱셈 유니트(M2i),
    - 제 1 입력(E1A1i)이 상기 제 1 곱셈 유니트(M1i)의 출력(AM1i)에 접속된 제 1 가산 유니트(A1i) 및 제 1 입력(E1A2i)이 제 2 곱셈 유니트(M2i)의 출력(AM2i)에 접속된 제 2 가산 유니트(A2i),
    - 입력(EV1i)이 상기 제 1 곱셈 유니트(M1)의 제 1 입력(E1M1i)에 접속되고 출력(AV1i)이 제 2 곱셈 유니트(M2i)의 제 1 입력(E1M2i)에 접속된 제 1 지연 유니트(V1i),
    - 입력(EV2i)이 제 1 가산 유니트(A1i)의 출력(AA1i)에 접속되고, 출력(AV2i)이 제 2 가산 유니트(A2i)의 제 2 입력(E2A2i)에 접속된 제 2 지연 유니트(V2i),
    - 입력(EV3i)이 제 2 가산기 유니트(A2i)의 출력(AA2i)에 접속되고 출력(AV3i)이 다음단의 계수 블록(KBi+1)의 제 1 가산 유니트(A1i+1)의 제 2 입력(E2A1i+1)에 접속된 제 3 지연 유니트(V3i),
    - 각각의 경우에 우수 중요도를 갖는 계수 비트( ci 1 ; i= 1...n, 1∈0,2,4,6,.., wk-2)가 인가되는 제 1 곱셈 유니트(M1i)의 제 2 입력(E2M1i),
    - 각각의 경우에 기수 중요도를 갖는 계수 비트( ci 0 ; i= 1...n, 0∈1,3,5,7,.., wk-1)가 인가되는 제 2 곱셈 유니트(M2i)의 제 2 입력(E2M2i), 및
    - 레지스터 유니트(Ri)를 포함하는데, 상기 레지스터 유니트(Ri)의 입력(ERi)은 다음단의 계수 블록(KBi+1)의 레지스터 유니트(Ri+1)의 출력(ARi+1)에 접속되고 상기 레지스터 유니트(Ri)의 출력(ARi)이 제 1 곱셈 유니트(M1i)의 제 1 입력(E1M1i)에 접속되며,
    상기 회로 장치에는 n번째 계수 블록(KBn)의 제 3 지연 유니트(V3n)의 출력(AV3n)에 접속된 입력을 갖는 누산 레지스터(accu)가 또한 제공되는 것을 특징으로 하는 회로 장치.
  2. 제 1 항에 있어서, 상기 레지스터 유니트(Ri)는 계수 워드 길이(wk)에 해당하는 개수의 내부 클록 펄스 이후에 항상 다시 로드되는 레지스터를 포함하는 것을 특징으로 하는 회로 장치.
  3. 제 1 항에 있어서, 상기 레지스터 유니트(Ri)는 계수 워드 길이(wk) 절반보다 작은 하나의 레지스터를 포함하며, 각각의 레지스터는 각각의 내부 클록 펄스 이후에 다시 로드되는 것을 특징으로 하는 회로 장치.
  4. n개의 계수 블록(KBi ; i= 1,... n)을 갖는 디지털 필터(F)의 회로 장치에 있어서,
    각각의 계수 블록(KBi)은,
    - 제 1 곱셈 유니트(M1i) 및 제 2 곱셈 유니트(M2i),
    - 상기 제 1 곱셈 유니트(M1i)의 출력(AM1i)에 접속된 제 1 입력(E1A1i)을 가지는 제 1 가산 유니트(A1i) 및 제 2 곱셈 유니트(M2i)의 출력(AM2i)에 접속된 제 1 입력(E1A2i)을 가지는 제 2 가산 유니트(A2i),
    - 제 1 가산 유니트(A1i)의 출력(AA1i)에 접속된 입력(EV2i)과 이 제 2 가산 유니트(A2i)의 제 2 입력(E2A2i)에 접속된 출력(AV2i)을 가지는 제 2 지연 유니트(V2i),
    -- 제 2 가산기 유니트(A2i)의 출력(AA2i)에 접속된 입력(EV3i)을 가지는 제 3 지연 유니트(V3i),
    - 각각의 경우에 하나의 내부 클록 펄스 동안 우수 중요도를 갖는 계수 비트( ci 1 ; i= 1...n, 1∈0,2,4,6,.., wk-2)가 인가되는 제 1 곱셈 유니트(M1i)의 제 2 입력(E2M1i),
    - 각각의 경우에 하나의 내부 클록 펄스 동안 기수 중요도를 갖는 계수 비트( ci 0 ; i= 1...n, 0∈1,3,5,7,.., wk-1)가 인가되는 제 2 곱셈 유니트(M2i)의 제 2 입력(E2M2i), 및
    - 레지스터 유니트(Ri)를 구비하는데, 상기 레지스터 유니트(Ri)의 입력(ERi)은 제 3 지연 유니트(V3i)의 출력(AV3i)에 접속되고, 상기 레지스터 유니트(Ri)의 출력은 다음단 계수 블록(KBi+1)의 제 1 가산 유니트(A1i+1)의 제 2 입력(E2A1i+1)에 접속되며,
    상기 회로 장치에는 제 1 계수 블록(KBi)의 제 1 곱셈 유니트(M1i)의 제 1 입력(E1M11)에 접속된 입력(EV1)과 모든 제 2 곱셈 유니트(M2i)의 모든 제 1 입력(E1M2i)에 접속된 출력(AV1)을 가지는 제 1 지연 유니트(V1)이 제공되고, 및
    상기 회로 장치에는 n번째 계수 블록(KBn)의 제 3 지연 유니트(V3n)의 출력(AV3n)에 접속된 입력을 가지는 누산 레지스터(accu)도 또한 제공되는 것을 특징으로 하는 회로 장치.
  5. n 개의 계수 블록(KBi ; i= 1,... n)을 갖는 디지털 필터(F)의 회로 장치에 있어서,
    각각의 계수 블록(KBi)은,
    - 제 1 곱셈 유니트(M1i) 및 제 2 곱셈 유니트(M2i),
    - 상기 제 1 곱셈 유니트(M1i)의 출력(AM1i)에 접속된 제 1 입력(E1A1i)을 가지는 제 1 가산 유니트(A1i) 및 제 2 곱셈 유니트(M2i)의 출력(AM2i)에 접속된 제 1 입력(E1A2i)을 가지는 제 2 가산 유니트(A2i),
    - 제 1 가산 유니트(A1i)의 출력(AA1i)에 접속된 입력(EV2i)과 제 2 가산 유니트(A2i)의 제 2 입력(E2A2i)에 접속된 출력(AV2i)을 가지는 제 2 지연 유니트(V2i),
    - 제 2 가산기 유니트(A2i)의 출력(AA2i)에 접속된 입력(EV3i)을 가지는 3 지연 유니트(V3i),
    - 각각의 경우에 하나의 내부 클록 사이클 동안에 우수 중요도를 갖는 계수 비트( ci 1 ; i= 1...n, 1∈0,2,4,6,.., wk-2)가 인가되는 제 1 곱셈 유니트(M1i)의 제 2 입력(E2M1i),
    - 각각의 경우에 하나의 내부 클록 사이클 동안에 기수 중요도를 갖는 계수 비트( ci 0 ; i= 1...n, 0∈1,3,5,7,.., wk-1)가 인가되는 제 2 곱셈 유니트(M2i)의 제 2 입력(E2M2i), 및
    - 두 개의 스위치 위치를 가진 스위치 유니트(s)를 구비하는데, 상기 계수 블록(KBi)의 제 1 가산 유니트(A1i)의 각 제 2 입력(E2A1i)은 제 1 스위치 위치(S1)에서 앞단의 계수 블록(KBi-1)의 제 3 지연 유니트(V3i)의 출력(AV3i)에 접속되고, 상기 계수 블록(KBi)의 제 1 가산 유니트(A1i)의 각 제 2 입력(E2A1i)은 제 2 스위치 위치(S2)에서 동일한 계수 블록(KBi)의 상기 제 3 지연 유니트(V3i)의 출력(AV3i)에 접속되며,
    상기 회로 장치에는 제 1 계수 블록(KBi)의 제 1 곱셈 유니트(M1i)의 제 1 입력(E1M11)에 접속된 입력(EV1)과 모든 제 2 곱셈 유니트(M2i)의 모든 제 1 입력(E1M2i)에 접속된 출력(AV1)을 가지는 제 1 지연 유니트(V1)가 제공되는 것을 특징으로 하는 회로 장치.
  6. n 개의 계수 블록(KBi ; i= 1,... n)을 갖는 디지털 필터(F)의 회로 장치에 있어서,
    각각의 계수 블록(KBi)은,
    - 제 1 곱셈 유니트(M1i) 및 제 2 곱셈 유니트(M2i),
    - 상기 제 1 곱셈 유니트(M1i)의 출력(AM1i)에 접속된 제 1 입력(E1A1i)을 가지는 제 1 가산 유니트(A1i) 및 제 2 곱셈 유니트(M2i)의 출력(AM2i)에 접속된 제 1 입력(E1A2i)을 가지는 제 2 가산 유니트(A2i),
    - 제 1 레지스터 유니트(R1i)의 출력(AR1i)에 접속된 입력(EV1i)과 제 2 곱셈 유니트(M2i)의 제 1 입력(E1M2i)에 접속된 출력(AV1i)을 가지는 제 1 지연 유니트(V1i),
    - 제 1 가산 유니트(A1i)의 출력(AA1i)에 접속된 입력(EV2i)과 제 2 가산 유니트(A2i)의 제 2 입력(E2A2i)에 접속된 출력(AV2i)을 가지는 제 2 지연 유니트(V2i),
    - 제 2 가산기 유니트(A2i)의 출력(AA2i)에 접속된 입력(EV3i)과 다음단의 계수 블록(KBi+1)의 제 1 가산 유니트(A1i+1)의 제 2 입력(E2A1i+1)에 접속된 출력(AV3i)을 가지는 제 3 지연 유니트(V3i),
    - 각각의 경우에 계수 워드(ci; i= 1...n)가 인가되는 제 1 곱셈 유니트(M1i)의 제 2 입력(E2M1i)과 제 2 곱셈 유니트(M2i)의 제 2 입력(E2M2i),
    - 제 1 레지스터 유니트(R1i)를 구비하는데, 상기 제 1 레지스터 유니트(R1i)는 입력(ER1i)에 의해 다음단의 계수 블록(KBi+1)의 제 1 레지스터 유니트(R1i+1)의 출력(AR1i+1)에 접속되며,
    - 제 2 레지스터 유니트(R2i)를 구비하는데, 상기 제 2 레지스터 유니트(R2i)는 입력(ER2i)에 의해 다음단의 계수 블록(KBi+1)의 제 2 레지스터 유니트(R2i+1)의 출력(AR1i+1)에 접속되고 출력(AR2i)에 의해 상기 제 1 곱셈 유니트(M1i)의 제 1 입력(E1M1i)에 접속되며,
    상기 회로 장치에는 n 번째 계수 블록(KBn)의 제 3 지연 유니트(V3n)의 출력(AV3n)에 접속된 입력을 가지는 누산 레지스터(accu)가 또한 제공되는 것을 특징으로 하는 회로 장치.
  7. 제 6 항에 있어서, 상기 제 1 레지스터 유니트(R1i) 및 상기 제 2 레지스터 유니트(R2i)는 1의 워드 길이 및 wm/2 - 1의 길이를 가지는 것을 특징으로 하는 회로 장치.
  8. 제 6 항에 있어서, 상기 제 1 레지스터 유니트(R1i) 및 상기 제 2 레지스터 유니트(R2i)는 1 워드 길이 및 wm- 1의 길이를 가지는 것을 특징으로 하는 회로 장치.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 따른 필터(F)를 가지는 보간 필터(IF)의 회로 장치.
  10. 제 1 항 내지 제 7 항 중 어느 한 항에 따른 필터(F)를 가지는 추출 필터(DF)의 회로 장치.
  11. 제 1 항 내지 제 7 항 중 어느 한 항에 따른 필터(F)를 가지는 복소수 값 필터(KF)의 회로 장치.
  12. 제 1 항 내지 제 8 항에 중 어느 한 항에 따른 필터(F)의 다중적 사용을 위한, 외부 클록에 따라 입력 워드(xin)가 필터(F)의 출력(A)에 제공되어야 하는 상기 외부 클록 보다 빠른 적분 차수 크기가 되는 내부 클록을 가지는 방법에 있어서,
    - 각각의 경우에 하나의 계수(ci)에 대해 제공되는 각각의 계수 블록(KBi)내에서의 처리 단계는:
    -- 각각의 경우에 우수 중요도를 갖는 계수 비트( ci 1 ; i= 1...n, 1∈0,2,4,6,.., wk-2)가 시간순으로 연속하여 제 1 곱셈 유니트(M1i)의 제 2 입력(E2M1i)에 하나의 내부 클록 펄스 동안에 인가되는 단계,
    -- 각각의 경우에 기수 중요도를 갖는 계수 비트( ci 0 ; i= 1...n, 0∈1,3,5,7,.., wk-1)가 하나의 내부 클록 펄스 동안에 시간순으로 연속하여 그리고 우수 중요도를 갖는 계수 비트( ci 1 ; i= 1...n, 1∈0,2,4,6,.., wk-2)의 인가에 대해 내부 클록의 절반만큼 지연되어 제 2 곱셈 유니트(M2i)의 제 2 입력(E2M2i)에 인가되는 단계,
    -- 각각의 경우에 상기 인가된 입력 워드(xin)가 상기 제 1 곱셈 셀(M1i) 및 상기 제 2 곱셈 셀(M2i)내에서 인가된 계수 비트로 곱하여지는 단계를 구비하고, 및
    - 합성 워드를 형성하기 위해 곱셈의 결과로서 형성되는 워드의 일부가 중요도에 따라 가산되는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서, 상기 워드의 일부를 가산하는 것은 각각의 계수 블록(KBi)내에서 각각의 계수(ci)에 대해 개별적으로 수행되는 것을 특징으로 하는 방법.
  14. 제 12 항에 있어서, 상기 모든 계수(ci)의 모든 워드의 일부를 가산하는 것은 누산 레지스터(accu)에서 수행되는 것을 특징으로 하는 방법.
  15. 제 9 항 내지 제 14 항중 어느 한 항에 있어서, 다수의 필터 함수(Hr(z) ; r= 1...s)의 계수는 교대로 연속하여 곱셈 유니트(M1i;M2i)에 인가되는 것을 특징으로 하는 방법.
  16. 제 1 항 내지 제 8 항 중 어느 한 항에 따른 필터의 다중적 사용을 위한, 외부 클록에 따라 입력 데이터 길이(wj; j=1..m)의 입력 워드(xin)가 필터(F)의 출력(A)에 제공되어야 하는 상기 외부 클록 펄스 보다 적분 차수의 크기만큼 빠른 내부 클록을 가지는 방법에 있어서,
    - 각각의 경우에 하나의 계수(ci)에 대해 제공되는 각각의 계수 블록(KBi)내에서의 처리 단계는:
    -- 각각의 경우에 우수 중요도를 갖는 계수 비트( ci 1 ; i= 1...n, 1∈0,2,4,6,.., wk-2)가 하나의 내부 클록 펄스 동안에 시간순으로 연속하여 제 1 지연 유니트(V1i)의 제 2 입력(EV1i)에 인가되는 단계,
    -- 각각의 경우에 기수 중요도를 갖는 계수 비트( ci 0 ; i= 1...n, 0∈1,3,5,7,.., wk-1)가 하나의 내부 클록 펄스 동안에 시간순으로 연속하여 제 1 곱셈 셀(M1i)의 제 1 입력(E1M1i)에 인가되는 단계,
    -- 각각의 경우에 제 1 곱셈 셀(M1i)의 제 1 입력(E1M1i)에 인가된 상기 계수 워드(ci)와 제 2 곱셈 셀(M2i)의 제 1 입력(E1M2i)에 인가된 계수 워드(ci)가 곱하여 지는 단계를 구비하며, 및
    - 합성 워드를 형성하기 위해 곱셈의 결과로서 형성되는 워드의 일부가 누산 레지스터(accu)내에서 중요도에 따라 가산되는 것을 특징으로 하는 방법.
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