JP2513218B2 - Ｆｉｒデイジタルフイルタ - Google Patents
ＦｉｒデイジタルフイルタInfo
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- JP2513218B2 JP2513218B2 JP8249087A JP8249087A JP2513218B2 JP 2513218 B2 JP2513218 B2 JP 2513218B2 JP 8249087 A JP8249087 A JP 8249087A JP 8249087 A JP8249087 A JP 8249087A JP 2513218 B2 JP2513218 B2 JP 2513218B2
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- Japan
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- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明はFIR（有限インパルス応答型あるいは非巡回
型）ディジタルフィルタに関する。
型）ディジタルフィルタに関する。
B.発明の概要 本発明は、FIRディジタルフィルタにおいて、素子の
パイプライン化と並列化を適当な比率をもって同時に行
うと共に、入力部および出力部の素子のみ低速なクロッ
ク信号で駆動し、その他の素子を高速なクロック信号で
駆動するようにしたことにより、比較的簡略な構成であ
りながら、入出力の速度をモジュール間あるいはIC（集
積回路）間の接続が可能な程度に抑えたまま、演算速度
を高速にすることができ、FIRディジタルフィルタの高
機能化を図ることができるようにしたものである。
パイプライン化と並列化を適当な比率をもって同時に行
うと共に、入力部および出力部の素子のみ低速なクロッ
ク信号で駆動し、その他の素子を高速なクロック信号で
駆動するようにしたことにより、比較的簡略な構成であ
りながら、入出力の速度をモジュール間あるいはIC（集
積回路）間の接続が可能な程度に抑えたまま、演算速度
を高速にすることができ、FIRディジタルフィルタの高
機能化を図ることができるようにしたものである。
C.従来の技術 例えば、画像情報の処理等にはFIRディジタルフィル
タが用いられる。近年、このFIRディジタルフィルタの
機能を高めることが要望されており、このためには、例
えば、演算素子をいわゆるパイプライン化し時分割多重
により演算処理を行う方法、あるいは並列化すなわち必
要な素子（回路構成）を複数並列に設け、同時に並行し
て複数の演算処理を行う方法により演算速度の高速化を
図ることが考えられる。
タが用いられる。近年、このFIRディジタルフィルタの
機能を高めることが要望されており、このためには、例
えば、演算素子をいわゆるパイプライン化し時分割多重
により演算処理を行う方法、あるいは並列化すなわち必
要な素子（回路構成）を複数並列に設け、同時に並行し
て複数の演算処理を行う方法により演算速度の高速化を
図ることが考えられる。
D.発明が解決しようとする問題点 ところが、上記パイプライン化については、単純にパ
イプラインレジスタを増加させたのでは演算速度は高速
になるが、入出力の速度も高速になってしまい、モジュ
ール間あるいはIC間の接続が困難になってしまう。ま
た、上記並列化については、集積度に頼ってある程度素
子数を増加させることは可能であるが、構成が複雑にな
ってしまい、限界がある。
イプラインレジスタを増加させたのでは演算速度は高速
になるが、入出力の速度も高速になってしまい、モジュ
ール間あるいはIC間の接続が困難になってしまう。ま
た、上記並列化については、集積度に頼ってある程度素
子数を増加させることは可能であるが、構成が複雑にな
ってしまい、限界がある。
そこで、本発明はこのような従来の問題点に鑑み提案
されたものであり、入出力の速度をモジュール間あるい
はIC間の接続が可能な程度に抑えたまま、演算速度を高
速にすることができ、構成が比較的簡略なFIRディジタ
ルフィルタを提供することを目的とする。
されたものであり、入出力の速度をモジュール間あるい
はIC間の接続が可能な程度に抑えたまま、演算速度を高
速にすることができ、構成が比較的簡略なFIRディジタ
ルフィルタを提供することを目的とする。
E.問題点を解決するための手段 本発明に係るFIRディジタルフィルタは、前述した問
題点を解決するために、供給される複数のディジタル信
号を選択的に出力するマルチプレクサと、このマルチプ
レクサからの出力に対してパイプライン処理により対応
する係数を乗算する乗算器と、この乗算器からの出力を
累算する累算器とを有して成る演算処理手段の複数を並
列に設けると共に、入力ディジタル信号を上記各演算処
理手段に複数のタップ出力によりそれぞれ供給する多段
遅延手段と、上記各演算処理手段からの出力をそれぞれ
遅延させる互いに段数の異なる複数の遅延手段と、これ
らの各遅延手段からの出力を選択的に出力するマルチプ
レクサと、このマルチプレクサからの出力を累算する累
算器と、この累算器からの出力を一時記憶する出力用の
レジスタとを設け、上記多段遅延手段および上記レジス
タを低速なクロック信号で駆動し、他の部分を高速なク
ロック信号で駆動するようにしたことを特徴としてい
る。
題点を解決するために、供給される複数のディジタル信
号を選択的に出力するマルチプレクサと、このマルチプ
レクサからの出力に対してパイプライン処理により対応
する係数を乗算する乗算器と、この乗算器からの出力を
累算する累算器とを有して成る演算処理手段の複数を並
列に設けると共に、入力ディジタル信号を上記各演算処
理手段に複数のタップ出力によりそれぞれ供給する多段
遅延手段と、上記各演算処理手段からの出力をそれぞれ
遅延させる互いに段数の異なる複数の遅延手段と、これ
らの各遅延手段からの出力を選択的に出力するマルチプ
レクサと、このマルチプレクサからの出力を累算する累
算器と、この累算器からの出力を一時記憶する出力用の
レジスタとを設け、上記多段遅延手段および上記レジス
タを低速なクロック信号で駆動し、他の部分を高速なク
ロック信号で駆動するようにしたことを特徴としてい
る。
F.作用 本発明によれば、上記多段遅延手段と上記レジスタの
みが低速なクロック信号で駆動され、他の部分が高速な
クロック信号で駆動されることから、入出力の速度をモ
ジュール間あるいはIC間の接続が可能な程度に抑えたま
ま、演算速度の高速化を図ることができる。
みが低速なクロック信号で駆動され、他の部分が高速な
クロック信号で駆動されることから、入出力の速度をモ
ジュール間あるいはIC間の接続が可能な程度に抑えたま
ま、演算速度の高速化を図ることができる。
G.実施例 以下、本発明の一実施例について図面を参照しながら
詳細に説明する。
詳細に説明する。
第１図は一実施例のFIRディジタルフィルタを示すブ
ロック回路図である。マルチプレクサ１は供給される複
数（本実施例においては３つ）のディジタル信号を選択
的に出力するものであり、このマルチプレクサ11からの
出力はレジスタ12を介して乗算器13に供給される。上記
乗算器13はパイプラインレジスタを有しており、上記マ
ルチプレクサ11からの出力に対してパイプライン処理に
より係数を乗算するものである。上記係数は入力切換に
対応して切換えられるようになっている。上記乗算器13
からの出力は加算器とレジスタから成る累算器14（アキ
ュムレータ）に供給され、累算（累積加算）される。こ
こで、上記マルチプレクサ11〜累算器14によって第１の
演算処理部10が構成されている。また、同様に、マルチ
プレクサ21,レジスタ22,乗算器23,および累算器24によ
って第２の演算処理部20が構成されており、マルチプレ
クサ31,レジスタ32,乗算器33,および累算器34によって
第３の演算処理部30が構成されている。これらの演算処
理部10,20,30は並列に設けられており、同時に平行して
演算処理が行われる。
ロック回路図である。マルチプレクサ１は供給される複
数（本実施例においては３つ）のディジタル信号を選択
的に出力するものであり、このマルチプレクサ11からの
出力はレジスタ12を介して乗算器13に供給される。上記
乗算器13はパイプラインレジスタを有しており、上記マ
ルチプレクサ11からの出力に対してパイプライン処理に
より係数を乗算するものである。上記係数は入力切換に
対応して切換えられるようになっている。上記乗算器13
からの出力は加算器とレジスタから成る累算器14（アキ
ュムレータ）に供給され、累算（累積加算）される。こ
こで、上記マルチプレクサ11〜累算器14によって第１の
演算処理部10が構成されている。また、同様に、マルチ
プレクサ21,レジスタ22,乗算器23,および累算器24によ
って第２の演算処理部20が構成されており、マルチプレ
クサ31,レジスタ32,乗算器33,および累算器34によって
第３の演算処理部30が構成されている。これらの演算処
理部10,20,30は並列に設けられており、同時に平行して
演算処理が行われる。
遅延要素としてのレジスタ41〜48は縦続接続され、多
段遅延手段を構成している。入力端子51から供給された
入力ディジタル信号例えば映像情報は複数（本実施例に
おいては９個）のタップ出力により上記各演算処理部1
0,20,30にそれぞれ供給される。すなわち、入力端子51
寄りの３タップ出力はマルチプレクサ11に供給され、中
間の３タップ出力はマルチプレクサ21に供給され、残り
の３タップ出力はマルチプレクサ31に供給される。
段遅延手段を構成している。入力端子51から供給された
入力ディジタル信号例えば映像情報は複数（本実施例に
おいては９個）のタップ出力により上記各演算処理部1
0,20,30にそれぞれ供給される。すなわち、入力端子51
寄りの３タップ出力はマルチプレクサ11に供給され、中
間の３タップ出力はマルチプレクサ21に供給され、残り
の３タップ出力はマルチプレクサ31に供給される。
上記各演算処理部10,20,30からの出力は、遅延手段と
なるレジスタ61,62,63をそれぞれ介してマルチプレクサ
64に供給される。すなわち、累算器14からの出力は１段
のレジスタ61を介して、また、累算器24からの出力は２
段のレジスタ62を介して、更に、累算器34からの出力は
３段のレジスタ63を介して、それぞれマルチプレクサ64
に供給される。上記マルチプレクサ64からの出力は加算
器とレジスタから成る累算器65に供給され、累算され
る。そして、上記累算器65からの出力すなわち累算結果
は、これを一時記憶する出力用のレジスタ66を介して出
力端子71から出力ディジタル信号として出力される。
なるレジスタ61,62,63をそれぞれ介してマルチプレクサ
64に供給される。すなわち、累算器14からの出力は１段
のレジスタ61を介して、また、累算器24からの出力は２
段のレジスタ62を介して、更に、累算器34からの出力は
３段のレジスタ63を介して、それぞれマルチプレクサ64
に供給される。上記マルチプレクサ64からの出力は加算
器とレジスタから成る累算器65に供給され、累算され
る。そして、上記累算器65からの出力すなわち累算結果
は、これを一時記憶する出力用のレジスタ66を介して出
力端子71から出力ディジタル信号として出力される。
ここで、上記レジスタ41〜48と上記レジスタ66は例え
ば14MHz〜20MHz程度の低速なクロック信号φＬで駆動さ
れ、他の部分すなわち上記各演算処理部10,20,30と上記
各レジスタ61,62,63と上記マルチプレクサ64と上記累算
器65は高速なクロック信号φＨで駆動される。本実施例
においては、上記高速なクロック信号φＨは低速なクロ
ック信号φＬの３倍のくり返し周波数となっている。
ば14MHz〜20MHz程度の低速なクロック信号φＬで駆動さ
れ、他の部分すなわち上記各演算処理部10,20,30と上記
各レジスタ61,62,63と上記マルチプレクサ64と上記累算
器65は高速なクロック信号φＨで駆動される。本実施例
においては、上記高速なクロック信号φＨは低速なクロ
ック信号φＬの３倍のくり返し周波数となっている。
上記累算器14,24,34および累算器65によるデータの累
算は、例えば第２図に示すようにして行われる。すなわ
ち、いま、マルチプレクサ11,21,31に供給される各デー
タをDiとし、このデータDiに対応し乗算器13,23,33によ
り乗算される各係数をaiとし、これらの乗算結果をAiと
する（Ai＝ai・Di）。但し、演算処理部10についてはｉ
＝8,7,6とし、演算処理部20についてはｉ＝5,4,3とし、
演算処理部30についてはｉ＝2,1,0としている。累算器1
4では、第２図（Ａ）に示すように、乗算器13からの乗
算結果の累算が行われ、また、累算器24では、第２図
（Ｂ）に示すように、乗算器23からの乗算結果の累算が
行われ、更に、累算器34では、第２図（Ｃ）に示すよう
に、乗算器33からの乗算結果の累算が行われる。上記累
算器14,24,34による各累算処理はクロック信号φＨに従
って同時に並行して行われる。また、累算器65では、第
２図（Ｄ）に示すように、上記累算器14,23,34による最
終的な累算結果の累算が行われる。この累算処理も上記
クロック信号φＨに従って行われる。そして、上記累算
器65による最終的な累算結果すなわちA0〜A8のデータは
総和は、クロック信号φＬで駆動される出力用のレジス
タ66に保持され、出力端子71より出力ディジタル信号と
して出力される。なお、上記累算器14,24,34および累算
器65は適当なタイミングでクリアされる。
算は、例えば第２図に示すようにして行われる。すなわ
ち、いま、マルチプレクサ11,21,31に供給される各デー
タをDiとし、このデータDiに対応し乗算器13,23,33によ
り乗算される各係数をaiとし、これらの乗算結果をAiと
する（Ai＝ai・Di）。但し、演算処理部10についてはｉ
＝8,7,6とし、演算処理部20についてはｉ＝5,4,3とし、
演算処理部30についてはｉ＝2,1,0としている。累算器1
4では、第２図（Ａ）に示すように、乗算器13からの乗
算結果の累算が行われ、また、累算器24では、第２図
（Ｂ）に示すように、乗算器23からの乗算結果の累算が
行われ、更に、累算器34では、第２図（Ｃ）に示すよう
に、乗算器33からの乗算結果の累算が行われる。上記累
算器14,24,34による各累算処理はクロック信号φＨに従
って同時に並行して行われる。また、累算器65では、第
２図（Ｄ）に示すように、上記累算器14,23,34による最
終的な累算結果の累算が行われる。この累算処理も上記
クロック信号φＨに従って行われる。そして、上記累算
器65による最終的な累算結果すなわちA0〜A8のデータは
総和は、クロック信号φＬで駆動される出力用のレジス
タ66に保持され、出力端子71より出力ディジタル信号と
して出力される。なお、上記累算器14,24,34および累算
器65は適当なタイミングでクリアされる。
このような累算処理は巡回的にくり返して行われ、上
記累算器65による累算結果は、上記クロック信号φＨの
３クロックに１回すなわちクロック信号φＬのタイミン
グで上記レジスタ66に取り込まれるようになっている。
記累算器65による累算結果は、上記クロック信号φＨの
３クロックに１回すなわちクロック信号φＬのタイミン
グで上記レジスタ66に取り込まれるようになっている。
上述したように、本実施例の９タップのFIRディジタ
ルフィルタは、パイプライン化と並列化を適当な比率を
もって同時に行っているため、比較的簡略な構成となっ
ており、１チップでIC化を実現することができる。ま
た、外部回路とのインターフェース部分となる入力部の
レジスタ41〜48と出力用のレジスタ66のみを低速なクロ
ック信号φＬで駆動し、その他の部分（素子）を高速な
クロック信号φＨで駆動するようにしているため、入出
力の速度をモジュール間あるいはIC間の接続が可能な程
度に抑えたまま演算速度を限界まで高速にすることがで
きる。従って、FIRディジタルフィルタの機能を高める
ことができる。
ルフィルタは、パイプライン化と並列化を適当な比率を
もって同時に行っているため、比較的簡略な構成となっ
ており、１チップでIC化を実現することができる。ま
た、外部回路とのインターフェース部分となる入力部の
レジスタ41〜48と出力用のレジスタ66のみを低速なクロ
ック信号φＬで駆動し、その他の部分（素子）を高速な
クロック信号φＨで駆動するようにしているため、入出
力の速度をモジュール間あるいはIC間の接続が可能な程
度に抑えたまま演算速度を限界まで高速にすることがで
きる。従って、FIRディジタルフィルタの機能を高める
ことができる。
なお、対称係数の場合には、係数の乗算に先立ち加算
を行うことにより、乗算器の個数を半分に減らすことが
でき、例えば、17タップものFIRディジタルフィルタを
１チップ化することができる。
を行うことにより、乗算器の個数を半分に減らすことが
でき、例えば、17タップものFIRディジタルフィルタを
１チップ化することができる。
H.発明の効果 本発明に係るFIRディジタルフィルタによれば、素子
のパイプライン化と並列化を適当な比率をもって同時に
行っているため、比較的簡略な構成とすることができ
る。また、入力部の多段遅延手段と出力用のレジスタの
みを低速なクロック信号で駆動し、その他の素子を高速
なクロック信号で駆動するようにしているため、入出力
の速度をモジュール間あるいはIC間の接続が可能な程度
に抑えたまま演算速度を限界まで高速にすることがで
き、FIRディジタルフィルタの高機能化を図ることがで
きる。
のパイプライン化と並列化を適当な比率をもって同時に
行っているため、比較的簡略な構成とすることができ
る。また、入力部の多段遅延手段と出力用のレジスタの
みを低速なクロック信号で駆動し、その他の素子を高速
なクロック信号で駆動するようにしているため、入出力
の速度をモジュール間あるいはIC間の接続が可能な程度
に抑えたまま演算速度を限界まで高速にすることがで
き、FIRディジタルフィルタの高機能化を図ることがで
きる。
第１図は本発明に係るFIRディジタルフィルタの一実施
例を示すブロック回路図、第２図は累算器によるデータ
の累算の様子を模式的に示す図である。 10,20,30……演算処理部 11,21,31……マルチプレクサ 13,22,33……乗算器 14,24,34……累算器 41〜48……レジスタ 61,62,63……レジスタ 64……マルチプレクサ 65……累算器 66……レジスタ
例を示すブロック回路図、第２図は累算器によるデータ
の累算の様子を模式的に示す図である。 10,20,30……演算処理部 11,21,31……マルチプレクサ 13,22,33……乗算器 14,24,34……累算器 41〜48……レジスタ 61,62,63……レジスタ 64……マルチプレクサ 65……累算器 66……レジスタ
Claims (1)
- 【請求項１】供給される複数のディジタル信号を選択的
に出力するマルチプレクサと、このマルチプレクサから
の出力に対してパイプライン処理により対応する係数を
乗算する乗算器と、この乗算器からの出力を累算する累
算器とを有して成る演算処理手段の複数を並列に設ける
と共に、 入力ディジタル信号を上記各演算処理手段に複数のタッ
プ出力によりそれぞれ供給する多段遅延手段と、 上記各演算処理手段からの出力をそれぞれ遅延させる互
いに段数の異なる複数の遅延手段と、 これらの各遅延手段からの出力を選択的に出力するマル
チプレクサと、 このマルチプレクサからの出力を累算する累算器と、 この累算器からの出力を一時記憶する出力用のレジスタ
とを設け、 上記多段遅延手段および上記レジスタを低速なクロック
信号で駆動し、他の部分を高速なクロック信号で駆動す
るようにしたことを特徴とするFIRディジタルフィル
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8249087A JP2513218B2 (ja) | 1987-04-03 | 1987-04-03 | Ｆｉｒデイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8249087A JP2513218B2 (ja) | 1987-04-03 | 1987-04-03 | Ｆｉｒデイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63248217A JPS63248217A (ja) | 1988-10-14 |
| JP2513218B2 true JP2513218B2 (ja) | 1996-07-03 |
Family
ID=13775939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8249087A Expired - Fee Related JP2513218B2 (ja) | 1987-04-03 | 1987-04-03 | Ｆｉｒデイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513218B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03145322A (ja) * | 1989-10-31 | 1991-06-20 | Yokogawa Electric Corp | Ｆｉｒフィルタ |
| JPH03216700A (ja) * | 1990-01-22 | 1991-09-24 | Sumitomo Electric Ind Ltd | 音声合成装置 |
| JPH0834407B2 (ja) * | 1990-06-28 | 1996-03-29 | 株式会社東芝 | 入力加重形トランスバーサルフィルタ |
| US5371762A (en) * | 1992-05-04 | 1994-12-06 | At&T Corp. | Technique utilizing signal storing devices for cancelling signal dispersion |
-
1987
- 1987-04-03 JP JP8249087A patent/JP2513218B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63248217A (ja) | 1988-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |