JP3120435B2

JP3120435B2 - ディジタル演算回路

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Publication number: JP3120435B2
Application number: JP02122654A
Authority: JP
Inventors: 清一郎岩瀬
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-05-11
Filing date: 1990-05-11
Publication date: 2000-12-25
Anticipated expiration: 2015-12-25
Also published as: JPH0418809A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタルフィルタ等で必要な積和演算
に対して適用できるディジタル演算回路に関する。

〔従来の技術〕

半導体微細加工技術は、近年着実に進歩を遂げてお
り、例えば並列乗算器においては、その上限の動作周波
数（演算繰り返し周波数）が年々上昇してきた。画像信
号例えば標準テレビジョン信号をディジタル処理する場
合、4fsc（NTSC方式で、14.32MHz）のサンプリング周波
数で動作するディジタル演算回路が容易に入手できるよ
うになってきている。従って、ディジタル画像信号の処
理で、演算回路が時分割多重で使用されることが多くな
るものと推測される。しかしながら、時分割多重動作の
典型であるストアドプログラム方式で使用可能なほど演
算速度が速くないのが現状であり、また、そのような高
速な演算回路が近い将来に実現できることは期待できな
い。

ストアドプログラム方式の場合では、１サンプリング
周期の1/100程度の時間で一つの演算を行なえる必要が
ある。つまり、リアルタイム処理のためには、次のサン
プルデータが来る前に処理を終えていなければならな
い。現状及び近い将来では、演算速度が１サンプル周期
で数サイクルから数十サイクル程度の演算ができる程度
である。

並列乗算器は、複数個の加算器を並べたものであり、
その加算器は、１ビット全加算器を並べたものである。
単位の回路が小さいほど、演算繰り返し周波数を高くす
ることができる。従って、小さな規模の回路を使用して
時分割処理を行い、大きな規模の回路と同様の機能を実
現することは、演算速度を速くする点で有効である。

一度の処理と時分割処理との何れが有利かを検討する
時に、データの語長が８ビット、12ビット、16ビット或
いは20ビットの場合が一般に多いので、データの各ビッ
トを直列処理するビット直列処理がかかる検討に適して
いる。つまり、10ビットの加算を行う例では、10ビット
の加算回路では、演算処理が１サイクルで済むが、フル
アダーが10個必要であり、一方、ビット直列処理では、
演算処理が10サイクル必要であるが、１個のフルアダー
で構成できる。また、部分積が10個ある乗算を行う場
合、並列乗算器では、１サイクルで乗算結果を得ること
ができるが、10ビットの加算回路が10個（１ビットのフ
ルアダーが100個）必要であり、一方、ビット直列処理
では、一つのビットの加算回路を使用する時で10サイク
ル必要であり、一つの１ビット加算回路を使用する時で
100サイクル必要である。

これらの複数の演算回路の構成の中で、データの周期
を演算器の動作時間で除算した比がサイクル数に等しい
関係にある回路構成が効率的である。最近の演算回路
は、テレビジョン信号のディジタル処理を行う時に、１
サンプリング周期で数十サイクルの演算が可能なので、
ビット直列処理或いはそれに準じた方式の演算回路が回
路規模を小さくする上で有利である。

しかし、一つの目的の演算単位を実現するために、用
意した回路単位を複数サイクル繰り返し動作させるビッ
ト直列処理は、サイクル数に余裕が持たせることで、語
長の違いにフレキシブルに対応することができる反面、
冗長なサイクルが生じやすい問題がある。例えば乗算或
いは加算を行う都度、入力或いは出力の語長が変わるシ
ステムを構成する時に、その各部がビット直列処理をし
ている時には、最も長い語長の処理の所で必要なサイク
ル数がデータの速度の上限を規定し、他の所には、多く
の冗長サイクルが存在する結果となる。或いは上述のよ
うに規定されるデータの速度の限界が処理したいデータ
の速度より遅い問題が生じるおそれがある。この場合の
適当な解決方法が望まれる。

より具体的にディジタルフィルタの例に説明する。ｎ
タップ例えば４タップのFIRディジタルフィルタは、例
えば第９図に示すように、入力系列をx_iとし、出力系列
をy_iとし、インパルス応答（係数）をh₀〜h_n-1とする
時、なる演算を行うものである。第９図では、４個の単位遅
延素子からなるシフトレジスタ部のタップから取り出さ
れたデータが乗算器に供給され、乗算器で係数h₀,h₁,
h₂,h₃が乗じられる。乗算器の出力が加算トリーで加算
され、出力データy_iが得られる。このフィルタ演算をビ
ット直列処理の演算回路で実現することを考える。この
演算回路の概略は、第10図に示すように、シフトレジス
タ11と累加算器12とで構成されたものである。シフトレ
ジスタ11は、被乗数である入力データx_iが供給されると
共に、予めその上位ビットにMSBを拡張したものであ
る。シフトレジスタ11は、部分積を生成するため、サイ
クル毎に図のように、左にシフトされる。部分積は、x_i
（乗数のビットが“1"（論理値）の時）又は“0"（論理
値）（乗数のビットが“0"の時）である。この部分積が
累加算器12で累算される。乗数（即ち、係数）がＢビッ
トの時には、一つの乗算でＢ個の部分積が生成されの
で、Ｂサイクルが必要とされる。若し、ブースのアルゴ
リズムを使用すれば、必要なサイクル数が1/2Bとなる。

例えば４タップのディジタルフィルタの場合、第11図
に示すように、連続する４個のデータについてたたみ込
み演算をする操作を入力データ毎にする必要がある。一
つの演算結果（出力データ）を得るためには、第10図に
示す回路にＢサイクル毎に次のデータを与え、累加算器
12で全ての部分積を累算するので、ｎタップのFIRフィ
ルタの場合で、（ｎ×Ｂ）サイクルが必要である。被乗
算の語長をＢ′と表すと、乗算結果が（Ｂ＋Ｂ′−１）
ビット（２′コンプリメンタリコードの場合）であり、
ｎタップ分の加算でlog₂nビットが増えるので、（Ｂ＋
Ｂ′−１＋log₂n）ビット以上の語長を累加算器12が持
つことが必要である。

入力データの周期をＴと表すと、（Ｂ×ｎ）サイクル
がＴの間に繰り返すことが可能なほど、演算速度が速け
れば問題はない。そうでないときには、第10図の単位演
算回路の並列化が必要となり、並列化された回路を効率
良く動作させねばならない。その方法として、単位演算
回路に周期Ｔ内にできうる限りの処理を行わせて、その
周期で一旦累加算を終了させる方法と、周期Ｔより長く
かかっても良いからひとまとまりの演算操作を終了させ
てしまう方法とが考えられる。前者の方法は、出力の演
算がまた必要となるので、好ましくない。そこで、第10
図に示すような単位演算回路の夫々にひとかたまりの演
算操作、ここでは一つのディジタルフィルタの演算結果
を得る（Ｂ×ｎ）（ブースのアルゴリズムでは1/2B×
ｎ、以下、同様である。）サイクルの演算操作を行う場
合で、そのサイクル数に要する時間がデータの周期を超
える場合を前提とする。

一例として、６タップのディジタルフィルタの演算を
行う場合で、第12図に示すように、処理すべき入力デー
タの周期が演算周期（クロックの周期）の10倍の場合を
考える。言い換えると、10クロック毎に新たなデータが
来る。この入力データの内容は、時系列に従って増大す
る番号で表わされている。（Ｂ×ｎ）のサイクル数が10
を超えるものとする。若しそうでなければ、一つの単位
演算回路で処理が可能となり、並列化の必要が生じな
い。また、（Ｂ×ｎ）が60以下と仮定する。この設定か
ら６個の単位演算回路を用意すれば、処理が必ず可能で
ある。つまり、一つのデータに関して単位演算回路が10
サイクルの演算をできるので、６個の単位回路で合計で
60サイクルの演算をできる。

第13図は、６個の単位演算回路P1〜P6を使用し、入力
データをレジスタR1〜R6の直列接続に供給し、各レジス
タR1〜R6の出力データを単位演算回路P1〜P6に夫々供給
する構成である。第12図に示すように、レジスタR1〜R6
の夫々により入力データが１周期遅延される。従って、
第12図で矢印で示す６周期の時間範囲13では、単位演算
回路P6には、データ１からデータ６迄、単位演算回路P5
には、データ２からデータ７迄、・・・・・、単位演算
回路P1には、データ６からデータ11迄が順次与えられて
フィルタ演算がなされる。この矢印の時間範囲13には、
６個のデータと60個のクロックサイクルが含まれる。こ
の第13図の回路構成により、第11図と同様のフィルタ演
算を行うことができる。

〔発明が解決しようとする課題〕

第13図の構成で、第12図に示すタイミングのように動
作できるのは、Ｂ（或いは1/2B）が10以下で、若し、Ｂ
サイクルの後にサイクルが余っていても、その余ったサ
イクルでは、何の処理もされない。従って、冗長なサイ
クルが生じやすい。加えて、並列接続される単位演算回
路の個数とフィルタのタップ数とを一致させる必要があ
り、汎用性が乏しい。

より一般的に述べると、単位演算回路の個数をＭと
し、データ周期と演算周期の比をｒ（小数点以下を切り
捨てて整数とする）とすると、データ周期の1/rの演算
周期を持つ単位演算回路をＭ個並列に接続した構成は、
１データ当りでＭ・ｒサイクルのリアルタイム処理が可
能である。上述のように、FIRディジタルフィルタに応
用することを想定し、そのタップ数をｎとし、係数の語
長をＢとする。この処理に必要なデータ当りのサイクル
数は、ｎ・Ｂである。従って、（Ｍ・ｒ≧ｎ・Ｂ）が満
足されるのであれば、処理できるはずであるが、第13図
の構成は、（Ｍ＝ｎ）で（Ｂ≦10）の条件が満たされる
場合にしか処理ができない。

従って、この発明の目的は、演算回路が遊んでいる無
駄なサイクルを減少でき、また、語長、タップ数、及び
並列数がフレキシブルなディジタル演算回路を提供する
ことにある。

〔課題を解決するための手段〕

この発明は、乗数の語長をＢとし、タップ数をｎと
し、入力データの１周期に対する単位演算回路の演算周
期の比をｒとする時に、（ｒ＜Ｂ×ｎ）または（ｒ＜
（1/2）Ｂ×ｎ）の関係が存在するために、Ｍ個の単位
演算回路によって、並列的に入力データのフィルタ演算
を行うようにしたディジタル演算回路において、入力データが供給され、時間軸圧縮処理によって、Ｍ
個の入力データに対してｎ個のデータを繰り返して出力
するバッファメモリと、バッファメモリの出力側に接続されたＭ段のシフトレ
ジスタと、シフトレジスタのタップからのデータを被乗数とし、
乗数をビット直列で乗算し、（Ｂ×ｎ）または（（1/
2）Ｂ×ｎ）サイクルでひとかたまりの演算操作を行う
Ｍ個の単位演算回路と、ひとかたまりの演算操作の開始タイミング毎に、シフ
トレジスタのタップから単位演算回路に対してそれぞれ
供給されるデータを以前のタイミングの内容に設定する
ための手段と、Ｍ個の単位演算回路の出力が供給される出力回路とか
らなることを特徴とするディジタル演算回路である。

〔作用〕

バッファメモリBMとレジスタQ1〜Q6とにより、シフト
レジスタR1〜R6の内容をひとかたまりの演算に必要なデ
ータに設定できる。従って、並列化された単位演算回路
を効率良く働かせることができ、また、語長、タップ
数、並列数の制約を少なくできる。

〔実施例〕

以下、この発明について、下記の順序に従って説明す
る。

a.一実施例及び他の実施例 b.出力回路 c.更に他の実施例 d.変形例 a.一実施例及び他の実施例この発明の一実施例を示す第１図においてBMは、入力
データが供給されるバッファメモリである。バッファメ
モリBMは、入力データ列を繰り返して出力することを可
能とするために設けられており、バッファメモリBMで
は、処理すべき入力データ列を（6:10）のデータレート
の比に変換した出力データを発生する。バッファメモリ
BMとしては、プログラマブルシフトレジスタ或いはRAM
とその制御回路とで構成できる。

バッファメモリBMの出力データがレジスタR1〜R6が直
列接続されたシフトレジスタとレジスタQ1〜Q5の直列接
続とに供給される。レジスタR1〜R6は、夫々上側の入力
及び下側の入力を有する。レジスタR1〜R6の上側の入力
として、レジスタQ1〜Q5の夫々の出力が供給され、その
下側の入力として、バッファメモリBMの出力及び前段の
レジスタR1〜R5の出力が夫々供給される。

これらのレジスタR1〜R6の出力データが単位演算回路
P1〜P6に夫々供給される。単位演算回路P1〜P6は、前述
の第10図に示すように、部分籍を生成するため、サイク
ル毎に左にシフトされるシフトレジスタ11と部分積の累
加算を行う累加算器12とで構成されたものである。単位
演算回路P1〜P6の出力データの処理については、後述す
る。

第２図は、この発明の他の実施例を示すもので、第１
図と同様に、入力データ列が供給されるバッファメモリ
BM及び６個の単位演算回路P1〜P6が設けられている。

レジスタR1の下側の入力として、バッファメモリBMの
出力が供給され、レジスタR1とレジスタR2〜R6とが下側
の入力を使用して直列接続されることでシフトレジスタ
が構成されている。レジスタR1〜R6の出力が単位演算回
路P1〜P6及びレジスタQ1〜Q6に夫々供給される。レジス
タQ1〜Q6の出力がレジスタR1〜R6の上側の入力に夫々供
給されている。

第３図は、第１図に示される一実施例及び第２図に示
される他の実施例の動作を示すタイミングチャートであ
る。後述のように、制御信号SFTで第１図中のレジスタQ
1〜Q5が制御され、制御信号HOLDで第２図のレジスタQ1
〜Q6が制御される。このレジスタの制御以外は、第１図
及び第２図のディジタル演算回路の動作は、共通のタイ
ミングチャートで表される。第３図では、（Ｂ＝６或い
は1/2B＝６）（ｎ＝10）で合計サイクル数が60の場合を
想定している。この入力データの内容は、時系列に従っ
て増大する番号で表わされている。バッファメモリBMに
より、入力データの６個の周期の間に10個のデータが挿
入されたデータが形成される。

第３図で矢印１、２、・・・で示す時間範囲は、入力
データのＭ（この例では、Ｍ＝６）サンプル分の期間で
あり、この時間範囲１、２、・・・を単位として処理が
繰り返される。この時間範囲１、２、・・・は、データ
処理に関してＢ・ｎ（この例では、６×10＝60）クロッ
クサイクルの時間に相当する。バッファメモリBMは、
（ｎ−Ｍ）（この例では、10−４＝６）以上のサンプル
が入力されてから、先に入力されたデータから順にR1〜
R6及びQ1〜Q5のシフトレジスタに出力する。これらのシ
フトレジスタレジスタは、Ｂクロック毎にシフトする。

矢印１で示す時間範囲では、単位演算回路P6では、データ１からデータ10迄が６サ
イクル毎に供給され、単位演算回路P5では、データ２からデータ11迄が６サ
イクル毎に供給され、・・・・・単位演算回路P1では、データ６からデータ15迄が６サ
イクル毎に供給される。

次の矢印２で示す時間範囲では、単位演算回路P6では、データ７からデータ16迄が６サ
イクル毎に供給され、単位演算回路P5では、データ８からデータ17迄が６サ
イクル毎に供給され、・・・・・単位演算回路P1では、データ12からデータ21迄が６サ
イクル毎に供給される。

以下、同様にして、部分積の個数（Ｂ＝６）の乗算の
10タップ分の処理を連続的に行うことができる。

第１図におけるレジスタQ1〜Q5からなるシフトレジス
タは、第３図中の制御信号SFTによりそのシフト動作が
制御される。制御信号SFTが‘H'（ハイレベル）である
６個のデータの期間で、レジスタQ1〜Q5の内容がシフト
し、SFTが‘L'（ローレベル）である４個のデータの期
間で、これがシフトしない。最もふるいサンプルが（Ｂ
・Ｍ）サイクル後に、レジスタR6に到達した時からは、
Q1〜Q5からなるシフトレジスタのみシフトが停止され
る。そして、レジスタR1に（ｎ＋Ｍ−１）番目のデータ
が到達したタイミングの次から処理が再び繰り返され
る。

つまり、矢印１、２、・・・で示す時間範囲の夫々の
最初でレジスタR1〜R6が上側の入力を選択し、バッファ
メモリBMの出力とレジスタQ1〜Q5の内容がレジスタR1〜
R6に夫々取り込まれる。例えば矢印１の時間範囲の最初
では、レジスタR1〜R6にデータ１からデータ６迄が取り
込まれる。次の時間範囲２では、データ７からデータ12
迄が取り込まれる。その後は、矢印１、２、・・・で示
す時間範囲内で順次R1〜R6の内容がシフトされる。この
ような制御により、レジスタR1〜R6で構成されたシフト
レジスタの内容が４個のデータだけ戻される。

第２図におけるレジスタQ1〜Q6は、第３図中の制御信
号HOLDによりそのシフト動作が制御される。この制御信
号HOLDが‘H'の時のレジスタR1〜R6の内容がレジスタQ1
〜Q6に移される。そして、このレジスタQ1〜Q6の内容が
第１図の構成と同様に、矢印１、２、・・・で示す時間
範囲の夫々の最初でレジスタR1〜R6に夫々取り込まれ
る。一般的には、レジスタQ1〜Q6には、時間範囲の先頭
からＢ・Ｍサイクルの後のタイミングのレジスタR1〜R6
の内容が保持され、次の時間範囲の先頭でQ1〜Q6の内容
がR1〜R6にロードされる。

更に、単位演算回路P1〜P6の夫々に設けられている累
加算器が矢印１、２、・・・で示す時間範囲の夫々の最
初でクリアされる。

バッファメモリBMは、第３図における入力データの時
系列からレジスタR1の出力データ系列のように、繰り返
される時系列を発生するものである。バッファメモリBM
の各時間範囲で入力されるデータがＭサンプルである
が、ｎサンプルを出力することが必要であるので、ｎサ
ンプル以上が容量を有している。

b.出力回路第１図及び第２図は、単位演算回路P1〜P6に対するデ
ータの入力に関する構成を示しており、その出力の構成
が省略されている。単位演算回路P1〜P6の出力側に対し
ては、第４図或いは第５図に示す構成を適用できる。

第４図で、S1〜S6は、単位演算回路P1〜P6内の累加算
器に夫々接続された外部のレジスタを示す。レジスタS1
〜S6の夫々の出力は、バスバッファG1〜G6を介してデー
タバス３に供給される。単位演算回路P1〜P6内の夫々の
累加算器には、第３図の矢印１、２、・・・で夫々示す
時間範囲（60サイクル）の最後のサイクルで演算結果が
得られるので、この演算結果がレジスタS1〜S6に夫々移
される。次の時間範囲で、バスバッファG1〜G6が10サイ
クル毎に順にオンし、レジスタS1〜S6の内容が時分割で
データバス３に出力される。

第５図では、レジスタS1〜S6が直列接続されることで
シフトレジスタが構成される。各レジスタは、上側及び
下側の入力を有している。単位演算回路P1〜P6の演算結
果をレジスタS1〜S6に移す時にのみ、レジスタS1〜S6が
上側の入力を選択する。そして、レジスタS1〜S6が次の
60サイクルの期間で順次シフト動作を行う。

c.更に他の実施例第６図を参照して、この発明の更に他の実施例につい
て説明する。この更に他の実施例における単位演算回路
は、第７図に示すように、２次のブースのアルゴリズム
を使用した構成である。

第７図において、４がｎビットの入力データが並列的
に供給されるシフトレジスタである。入力データは、２
を補数とするコードである。シフトレジスタ４は、語長
を上位方向に拡張するために、ｎビットに対してｍビッ
ト分が付加されている。２を補数とするコードの場合で
は、MSB（最上位ビット）をｍビット付加することで、
語長を拡大できる。拡張するビット数ｍは、係数の語長
に対応するものである。シフトレジスタ４は、図面に向
かって左方向（LSBからMSBの方向）へシフトできるもの
である。

シフトレジスタ４は、１ビット分の単位回路が直列接
続されたものである。この単位回路は、フリップフロッ
プの前段に制御信号CSで制御されるセレクタが設けられ
たものである。セレクタは、最初のサイクルで入力デー
タを選択し、フリップフロップに取り込む。これがデー
タロードの状態である。次のサイクルからは、入力デー
タ以外をセレクタが選択する。セレクタが１段前の出力
を選択する時がデータシフトの状態であり、セレクタが
２段前の出力を選択する時が１段スキップでシフトする
状態であり、セレクタが３段前の出力を選択する時が２
段スキップでシフトする状態であり、セレクタが４段前
の出力を選択する時が３段スキップでシフトする状態で
ある。従って、制御信号CSがシフト段数及び並列ロード
のタイミングを決定する。このように、シフトレジスタ
４を構成しているのは、部分積の加算の時に必要なビッ
トずらしを実現するためである。

５は、ブースのセレクタである。（Ｘ×Ｙ）の乗算を
２次のブースのアルゴリズムで行う場合、乗数Ｙ（具体
的には係数）の２ビット毎に部分積が形成される。この
場合、乗数Ｙの連続する３ビットを見て、被乗数Ｘの０
倍、±１倍、±２倍のいずれかの部分積がブースのセレ
クタ５で形成され、部分積が加算されることで乗算出力
が求められる。

CP、CQ及びCRは、ブースのセレクタ５に供給される制
御信号である。通常、乗数Ｙの連続する３ビットをブー
スのデコーダに供給することにより制御信号CP、CQ、CR
が形成される。ブースのセレクタ５は、制御信号CPで制
御されるセレクタと、このセレクタの出力信号と制御信
号CQとが供給されるANDゲートと、このANDゲートの出力
と制御信号CRとが供給されるEX−ORゲートからなる単位
回路が直列接続されたものである。セレクタには、シフ
トレジスタ４の出力と共に、下位のビットからの入力と
が供給される。

ブースのセレクタ５は、セレクタがシフトレジスタ４
の入力をそのまま選択する時に、その出力として１倍の
データが得られ、下位からのデータをセレクタが選択し
て１ビットシフトされたデータを出力する時に、２倍の
データが得られる。制御信号CPが‘L'の時に１倍のデー
タがセレクタから得られ、これが‘H'の時に２倍のデー
タがセレクタから得られる。ANDゲートは、制御信号CQ
が‘L'の時に、０を出力するための禁止ゲートである。
EX−ORゲートは、制御信号CRが‘H'の時に“0"と“1"の
反転を行う。

なお、２次のブースのデコーダでは、乗数Ｙの３ビッ
トに応じて下記の制御信号CP、CQ、CRが生成される。

また、ブースのセレクタ５は、制御信号CP、CQ、CRに
応じて下記のように、部分積を発生する。

ブースのセレクタ５で１サイクル毎に形成された（ｎ
＋ｍ）ビットの部分積が累加算器６に供給される。累加
算器６は、シフトレジスタ４と同様に、語長の拡大のた
めに、ｌビットの累加算器が付加され、この累加算器に
対してMSBが供給される。累加算器により、各タップの
乗算結果を多数加算した時に、オーバーフローの発生が
防止される。図示せずも、累加算器６の下位のキャリー
入力として制御信号CRが供給される。これは、EX−ORゲ
ートで“0"と“1"の反転を行った時に、LSBに“1"の制
御信号CRを加えて極性の反転を実現するためである。

累加算器６は、入力の１ビット毎に全加算器と全加算
器の出力が供給されるレジスタとレジスタの出力を全加
算器に帰還する帰還路とからなる。累加算器６は、サム
とキャリーが別の冗長２進数の形態で累算を行い、従っ
て、１ビットの入力に対してサムとキャリーの２ビット
の出力が発生する。累加算器６の夫々の２（ｎ＋ｍ＋
ｌ）ビットの出力のサムの出力とそのキャリーの出力が
シフトレジスタ７（図示せずも、サム及びキャリーの夫
々に関してシフトレジスタが設けられている。）に供給
される。

シフトレジスタ７からのサム及びキャリーの直列出力
が下位のビットから順に全加算器及びフリップフロップ
からなり、フリップフロップからのキャリー出力が次の
上位ビットの入力として全加算器に帰還される構成の累
加算器８に供給される。この累加算器８により下位のビ
ットから順に桁上げ加算がされ、直列出力が得られる。
この直列出力がLSBから順にシフトレジスタSRに供給さ
れ、並列出力に変換される。

累加算器６は、累加算器８と同様の構成を各１ビット
の入力に対して設けたものである。即ち、全加算器の第
１の入力としてフリップフロップを介されたセレクタ５
の出力の１ビットが供給され、全加算器のキャリー出力
が上位のビットへ渡されると共に、サムがフリップフロ
ップに供給され、下位のビットからのキャリーがフリッ
プフロップに供給され、これらのフリップフロップから
２本の出力が取り出されると共に、この２本の出力が全
加算器の入力側に帰還される構成である。かかる累加算
器６は、キャリー及びサムの２本の信号の形態で部分積
の加算を行うので、キャリーの伝播による遅延が無く、
高速の加算処理を行うことができる。

第６図に示す更に他の実施例では、前述の第１図に示
す構成と同様に、バッファメモリBM1の出力がレジスタQ
1〜Q6からなるシフトレジスタと、レジスタR1に供給さ
れる。レジスタR1は、第１図のレジスタR1の機能と単位
演算回路P1のシフトレジスタ４（第７図参照）の機能を
兼ねている。レジスタR1に接続されるレジスタR2〜R6
も、同様に単位演算回路P2〜P6の入力側のシフトレジス
タ４を兼ねている。

単位演算回路P1〜P6の夫々の出力がシフトレジスタSR
1〜SR6に夫々供給され、並列データに変換される。シフ
トレジスタSR1〜SR5の夫々の並列出力が次段のシフトレ
ジスタに供給されるように、接続され、演算結果が順次
取り出される。

第８図Ａ及び第８図Ｂは、第６図の構成の動作を示す
タイミングチャートである。第８図Ａ及び第８図Ｂは、
一点鎖線の位置で時間的に繋がるものであるが、作図領
域の関係で別々に描かれている。前述の第３図のタイミ
ングチャートと同様に、処理すべき入力データの周期Ｔ
が単位演算回路P1〜P6の動作周期（クロックの周期）の
10倍と想定し、６個の単位演算回路P1〜P6の並列構成に
より60サイクルまでの処理が可能とされている。

第８図のタイミングチャートは、14タップ（ｎ＝14）
のフィルタ演算の動作を示している。第７図に示す構成
の単位演算回路P1〜P6は、乗数の語長Ｂに対して、Ｂよ
り少ないサイクルで一つの乗算を行うことができる。第
８図の例では、各タップの乗算が下記の表のように、サ
イクル数が異なっており、14ラップの合計で56サイクル
となるフィルタを想定している。

第８図には、クロック、入力データ、レジスタQ1の出
力、レジスタR1〜R6の夫々の出力が示されている。第８
図で、矢印で示す時間範囲（60サイクル）内のハッチン
グが施された期間が４サイクルの遊び時間である。

d.変形例以上の実施例では、単位演算回路の速度とデータレー
トの比ｒが10倍、タップ数ｎが10或いは14、並列される
回路の個数Ｍが６とされている。これらの値は、一例で
あって、種々の値をとりうる。但し、下記の関係が成立
する時に、この発明は、有用である。

また、レジスタQ1〜Q6は、第３図或いは第８図に示す
データ列を単位演算回路P1〜P6に夫々供給するのに設け
ているが、レジスタQ1〜Q6以外の構成を使用しても良
い。

第３図或いは第８図の動作は、SIMD（Single Instruc
tion stream Multi Data stream）であり、制御が簡単
である。時変フィルタのときでは、MIMDにする必要があ
る。

更に、この発明は、ディジタルフィルタの演算に限ら
ず、少なくともフーリエ変換（FFT）、コサイン変換（D
CT）、相関演算等の信号処理演算に対して適用できる。

〔発明の効果〕

この発明は、語長、タップ数、並列数がフレキシブル
な利点があり、また、単位演算回路が遊ぶサイクルが少
ない利点がある。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の他の実施例のブロック図、第３図はこの発明の
一実施例及び他の実施例の動作説明に用いるタイミング
チャート、第４図及び第５図は出力回路の一例及び他の
例のブロック図、第６図はこの発明の更に他の実施例の
ブロック図、第７図はこの発明の更に他の実施例の単位
演算回路の一例のブロック図、第８図Ａ及び第８図Ｂは
この発明の更に他の実施例の動作説明に用いるタイミン
グチャート、第９図はこの発明を適用できるディジタル
フィルタのブロック図、第10図は単位演算回路の構成を
示すブロック図、第11図はフィルタの演算動作の説明に
用いる略線図、第12図及び第13図は並列ディジタル演算
回路の一例のタイミングチャート及びブロック図であ
る。図面における主要な符号の説明 BM:バッファメモリ、 R1〜R6、Q1〜Q6、S1〜S6:レジスタ、 P1〜P6:単位演算回路。

Claims

(57)【特許請求の範囲】

【請求項１】乗数の語長をＢとし、タップ数をｎとし、
上記入力データの１周期に対する単位演算回路の演算周
期の比をｒとする時に、（ｒ＜Ｂ×ｎ）または（ｒ＜
（1/2）Ｂ×ｎ）の関係が存在するために、Ｍ個の単位
演算回路によって、並列的に入力データのフィルタ演算
を行うようにしたディジタル演算回路において、入力データが供給され、時間軸圧縮処理によって、Ｍ個
の上記入力データに対してｎ個のデータを繰り返して出
力するバッファメモリと、上記バッファメモリの出力側に接続されたＭ段のシフト
レジスタと、上記シフトレジスタのタップからのデータを被乗数と
し、上記乗数をビット直列で乗算し、（Ｂ×ｎ）または
（（1/2）Ｂ×ｎ）サイクルでひとかたまりの演算操作
を行うＭ個の単位演算回路と、上記ひとかたまりの演算操作の開始タイミング毎に、上
記シフトレジスタのタップから上記単位演算回路に対し
てそれぞれ供給されるデータを以前のタイミングの内容
に設定するための手段と、上記Ｍ個の単位演算回路の出力が供給される出力回路と
からなることを特徴とするディジタル演算回路。