JPH0652215A

JPH0652215A - 行列演算プロセッサ

Info

Publication number: JPH0652215A
Application number: JP22213892A
Authority: JP
Inventors: Kenji Mori; 健次盛
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1992-07-28
Filing date: 1992-07-28
Publication date: 1994-02-25

Abstract

(57)【要約】【目的】簡単な構造をもって行列式を高速に演算処理
することが可能な行列演算プロセッサを安価に提供す
る。【構成】行列式の各要素を記憶するための複数のレジ
スタと、ＬＵ分解に於ける各演算を独立して行うのに必
要な数だけ設けられた演算素子と、各レジスタと各演算
素子及び各演算素子同士を演算の流れに沿って所定の規
則をもって接続する複数の接続ラインとを有し、各レジ
スタに記憶された各要素を前記各演算素子にて演算し、
その演算結果を各演算素子の出力部、接続ライン上若し
くは各演算素子の入力部で一時的に保持し、次の演算素
子による演算に用いることにより、複数の演算が並列に
進行すると共に演算結果が次の演算に使用されるまで待
機してリード／ライト処理が省略されることから、行列
式を高速に演算処理することが可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、回路シミュレータの行
列演算のような大規模な科学技術計算を高速で行うため
の行列演算プロセッサに関し、特に行列式をＬＵ分解に
より高速に演算処理するための行列演算プロセッサに関
するものである。

【０００２】

【従来の技術】従来から回路シミュレータの行列演算の
ような大規模な科学技術計算を高速で行うために様々な
方法が講じられており、その一例が特開昭５２−１３５
６３８号公報や特開平１−２０４１７７号公報に開示さ
れている。また、例えば行列式を順番に計算して解く
と、要素数をｎとして通常ｎ²程度の回数の計算を行わ
なければならないが、要素が０の場合には最初からその
要素についての計算を行わない所謂スパース処理手法を
採用すれば、問題によっては計算数が減り、或る程度の
高速化が図れる。

【０００３】

【発明が解決しようとする課題】しかしながら、上記し
たような手法を用いても従来形式の行列演算では、直接
法を用いた場合でも反復法を用いた場合でも、基本的に
はメモリに記憶された行列式の各要素をレジスタに取り
出し、１つの演算プロセッサで計算を行い、その計算結
果を再びメモリに格納する作業を要素の数（または要素
の数から０要素の数を減じた数）だけ行わなければなら
ず、その演算時間及びリード／ライト時間が全体の処理
時間に大きく影響していた。従って、全体の処理時間を
短縮するためには高速なコンピュータを用いなければな
らず、そのコストが高騰化しがちになる問題があった。

【０００４】本発明は、上記したような従来技術の問題
点に鑑みなされたものであり、その主な目的は、簡単な
構造をもって行列式を高速に演算処理することが可能な
行列演算プロセッサを安価に提供することにある。

【０００５】

【課題を解決するための手段】上述した目的は本発明に
よれば、行列式をＬＵ分解により演算処理するための行
列演算プロセッサであって、行列式の各要素を記憶する
ための複数のレジスタと、前記ＬＵ分解に於ける各演算
を独立して行うのに必要な数だけ設けられた演算素子
と、前記各レジスタと前記各演算素子及び前記各演算素
子同士を演算の流れに沿って所定の規則をもって接続す
る複数の接続ラインとを有し、前記演算素子による演算
結果を次の演算素子による演算に用いるまで、両演算素
子及び前記接続ライン上のいずれかに一時的に保持可能
となっており、前記各レジスタに記憶された各要素を前
記各演算素子にて演算し、その演算結果を待機させ、次
の演算素子による演算に用いることを特徴とする行列演
算プロセッサを提供することにより達成される。

【０００６】

【作用】このようにすれば、複数の演算が並列に進行す
ると共に演算結果が次の演算に使用されるまで各演算素
子の出力部、接続ライン上若しくは各演算素子の入力部
で待機することから、リード／ライト処理が省略され
る。

【０００７】

【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。

【０００８】図１は、本発明が適用された行列演算プロ
セッサの回路構成図である。本実施例では数１に示す行
列式を数２〜数５に示すようにＬＵ分解法により解き、
ｘ₁、ｘ₂、ｘ₃を求める構成となっている。

【０００９】

【数１】

【００１０】

【数２】

【００１１】

【数３】

【００１２】

【数４】

【００１３】

【数５】

【００１４】３×３＝９個のレジスタ１〜９には要素ａ
₁₁〜ａ₃₃が各々図示されないメモリから読み出されて記
憶されている。また、１×３＝３個のレジスタ１０〜１
２には要素ｂ₁〜ｂ₃が各々記憶されている。

【００１５】要素ａ₁₁を記憶するレジスタ１は除算を行
う演算素子２１、２２、３５の入力側にライン接続され
ている。演算素子２１の入力側には要素ａ₂₁を記憶する
レジスタ４もライン接続され、演算素子２２の入力側に
は要素ａ₃₁を記憶するレジスタ７もライン接続されてい
る。要素ａ₁₂を記憶するレジスタ２は乗算を行う演算素
子２３、２５、３６の入力側にライン接続されている。
また、要素ａ₁₃を記憶するレジスタ３は乗算を行う演算
素子２８、３０、３３の乗算部の入力側にライン接続さ
れている。

【００１６】演算素子２１の出力側は演算素子２３の入
力側と、乗算を行う演算素子２８、４３の入力側とに各
々ライン接続されている。また、演算素子２２の出力側
は演算素子２５の入力側と、乗算を行う演算素子３０、
４５の入力側とに各々ライン接続されている。

【００１７】演算素子２３の出力側は減算を行う演算素
子２４の−入力側にライン接続されている。この演算素
子２４の＋入力側には要素ａ₂₂を記憶するレジスタ５が
ライン接続されている。演算素子２４の出力側は除算を
行う演算素子２７、３９の入力側にライン接続されてい
る。

【００１８】演算素子２５の出力側は減算を行う演算素
子２６の−入力側にライン接続されている。この演算素
子２６の＋入力側には要素ａ₃₂を記憶するレジスタ８が
ライン接続されている。演算素子２６の出力側は演算素
子２７の入力側にライン接続されている。更に演算素子
２７の出力側は乗算を行う演算素子３２、４０の入力側
にライン接続されている。

【００１９】演算素子２８の出力側は減算を行う演算素
子２９の入力側にライン接続されている。この演算素子
２９の入力側には要素ａ₂₃を記憶するレジスタ６もライ
ン接続されている。演算素子２９の出力側は乗算を行う
演算素子３２、３７の乗算部の入力側にライン接続され
ている。

【００２０】演算素子３０、３２の出力側は減算を行う
演算素子３１の−入力側にライン接続されている。この
演算素子３１の＋入力側には要素ａ₃₃を記憶するレジス
タ９がライン接続されている。演算素子３１の出力側は
除算を行う演算素子４２の入力側にライン接続されてい
る。

【００２１】一方、演算素子４３、４５の入力側には要
素ｂ₁を記憶するレジスタ１０もライン接続されてい
る。演算素子４３の出力側は減算を行う演算素子４４の
−入力側にライン接続されている。この演算素子４４の
＋入力側には要素ｂ₂を記憶するレジスタ１１がライン
接続されている。また、演算素子４５の出力側は減算を
行う演算素子４６の−入力側にライン接続されている。
この演算素子４６の＋入力側には要素ｂ₃を記憶するレ
ジスタ１２がライン接続されている。

【００２２】演算素子４４の出力側は、減算を行う演算
素子３８の＋入力側にライン接続されると共に演算素子
４０の入力側にもライン接続されている。演算素子４０
の出力側は減算を行う演算素子４１の−入力側にライン
接続されている。また、演算素子４１の＋入力側には演
算素子４６の出力側がライン接続されている。この演算
素子４１の出力側は演算素子４２の入力側にライン接続
され、そして、演算素子４２の出力側は演算素子３３、
３７の入力側にライン接続されると共に解ｘ₃を記憶す
るためのレジスタ５２に接続されている。

【００２３】演算素子３７の出力側は演算素子３８の−
入力側にライン接続されている。この演算素子３８の出
力側は演算素子３９の入力側にライン接続されている。
そして、演算素子３９の出力側は演算素子３６の入力側
にライン接続されると共に解ｘ₂を記憶するためのレジ
スタ５１に接続されている。

【００２４】演算素子３６の出力側は演算素子４７の−
入力側にライン接続されている。そして、演算素子３３
の出力側は減算を行う演算素子３４の−入力側にライン
接続され、演算素子４７の出力側はこの演算素子３４の
＋入力側にライン接続されている。演算素子３４の出力
側は演算素子３５の入力側にライン接続されている。そ
して、演算素子３５の出力側は解ｘ₁を記憶するための
レジスタ５０に接続されている。

【００２５】尚、各レジスタ１〜１２と各演算素子２
１、２２、２３、２４〜２６、２９〜３１、３３、３
５、３６との間及び各演算素子２１〜４７間の接続ライ
ンに於て、次の演算が行われる演算素子に他の演算素子
からの出力値が入力されるまで値がライン上で待機する
ようになっている。従って、別途各演算素子からの出力
値を記憶するためのレジスタなどを必要としない。実際
には各演算素子の出力部若しくは入力部にラッチまたは
バッファ等を設けたり、各演算素子が、リセットされる
まで同期クロック信号などをトリガとして出力値を出力
し続ける構成とすることにより上記出力値の保持（待
機）を行うようにして良い。

【００２６】次に、本実施例の作動要領について説明す
る。

【００２７】まず、数２、数３に示す式により要素ａ₁₁
〜ａ₃₃を要素ｌ₂₁、ｌ₃₁、ｌ₃₂、ｕ₁₁、ｕ₁₂、ｕ₁₃、ｕ
₂₂、ｕ₂₃、ｕ₃₃に分解する。実際には、演算素子２１の
出力値が要素ｌ₂₁となり、同様にして演算素子２２の出
力値が要素ｌ₃₁、演算素子２７の出力値が要素ｌｌ₃₂、
各レジスタ１〜３の出力値がそのままｕ₁₁、ｕ₁₂、
ｕ₁₃、演算素子２４の出力値が要素ｕ₂₂、演算素子２９
の出力値がｕ₂₃、演算素子３１の出力値がｕ₃₃を表すよ
うになる。そして、これら出力値（要素）ｌ₂₁、ｌ₃₁、
ｌ₃₂、ｕ₁₁、ｕ₁₂、ｕ₁₃、ｕ₂₂、ｕ₂₃、ｕ₃₃及びｙ₁、
ｙ₂、ｙ₃と出力値（要素）ｂ₁〜ｂ₃とから、数４、数５
に示す式により解ｘ₁、ｘ₂、ｘ₃を求める。

【００２８】上記手順で演算を行う場合の各レジスタ１
〜１２と各演算素子２１〜４６の出力値ａ₁₁〜ａ₃₃、ｌ
₂₁、ｌ₃₁、ｌ₃₂、ｕ₁₁、ｕ₁₂、ｕ₁₃、ｕ₂₂、ｕ₂₃、
ｕ₃₃、ｂ₁〜ｂ₃、ｙ₁、ｙ₂、ｙ₃、ｘ₁、ｘ₂、ｘ₃の出力
タイミングを図２に示す。このタイムチャートによって
も明らかなように、解ｘ₃、ｘ₂、ｘ₁がこの順に出力さ
れる。また、各段階の演算が並列に行われ、高速化が達
成されていることがわかる。

【００２９】

【発明の効果】以上の説明により明らかなように、本発
明による行列演算プロセッサによれば、行列式の各要素
を記憶するための複数のレジスタと、ＬＵ分解に於ける
各演算を独立して行うのに必要な数だけ設けられた演算
素子と、各レジスタと各演算素子及び各演算素子同士を
演算の流れに沿って所定の規則をもって接続する複数の
接続ラインとを有し、各レジスタに記憶された各要素を
前記各演算素子にて演算し、その演算結果を各演算素子
の出力部、接続ライン上若しくは各演算素子の入力部で
一時的に保持し、次の演算素子による演算に用いること
により、複数の演算が並列に進行すると共に演算結果が
次の演算に使用されるまで待機してリード／ライト処理
が省略されることから、行列式を高速に演算処理するこ
とが可能になる。

【図面の簡単な説明】

【図１】本発明が適用された行列演算プロセッサの構成
を示す回路ブロック図である。

【図２】図１の行列演算プロセッサによる行列式の演算
に於ける各演算素子の出力値の流れを示すタイムチャー
トである。

【符号の説明】

１〜１２レジスタ２１〜４６演算素子５０〜５２レジスタ

Claims

【特許請求の範囲】

【請求項１】行列式をＬＵ分解により演算処理する
ための行列演算プロセッサであって、行列式の各要素を記憶するための複数のレジスタと、前
記ＬＵ分解に於ける各演算を独立して行うのに必要な数
だけ設けられた演算素子と、前記各レジスタと前記各演
算素子及び前記各演算素子同士を演算の流れに沿って所
定の規則をもって接続する複数の接続ラインとを有し、前記演算素子による演算結果を次の演算素子による演算
に用いるまで、両演算素子及び前記接続ライン上のいず
れかに一時的に保持可能となっており、前記各レジスタに記憶された各要素を前記各演算素子に
て演算し、その演算結果を待機させ、次の演算素子によ
る演算に用いることを特徴とする行列演算プロセッサ。