JPS58163061A - 並列画像処理プロセッサ及び装置 - Google Patents
並列画像処理プロセッサ及び装置Info
- Publication number
- JPS58163061A JPS58163061A JP4457082A JP4457082A JPS58163061A JP S58163061 A JPS58163061 A JP S58163061A JP 4457082 A JP4457082 A JP 4457082A JP 4457082 A JP4457082 A JP 4457082A JP S58163061 A JPS58163061 A JP S58163061A
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- JP
- Japan
- Prior art keywords
- processor
- parallel
- data
- image
- picture
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本元明は９間積和演算等の局所近傍画像処理を実行する
並列画像処理プロセッサのアーキテクチャに関する◎ 画像処理プロセッサは通産省大型プロジェクトの一つで
あるパターン清報処理システム（昭和５５年１０月に研
究開発成果発表論文集が発行されている）にて開発され
ているように、画像データを並列処理し高速化を図ろう
としＣいるものが多い。しかし、画像データは２次限の
広がりを持つため、全ての画像データを並列処理するこ
とは困難である。そこで、ノイズ除去や輪郭抽出機能を
実現する空間積和演算等のような近傍の画像データ間の
演算に対して、例えば画像のｍ行ｘｎ列の局所的なデー
タを並列処理することが多い。このような局所並列型画
像処理は、前記文献あるいは、木戸出正継著の画像処理
ハードウェアの動向（情報処理コンピュータビジョン研
究会資料８６゜１９８０年９月）にて総括的に説明され
ているが、ＣＯＤアナログ処理系を除いてＬＳＩ化され
たものはない。これは、従来のアーキテクチャのプロセ
ッサをそのままＬＳＩ化するには、集積度及びビン数の
点で困難があるためである。
並列画像処理プロセッサのアーキテクチャに関する◎ 画像処理プロセッサは通産省大型プロジェクトの一つで
あるパターン清報処理システム（昭和５５年１０月に研
究開発成果発表論文集が発行されている）にて開発され
ているように、画像データを並列処理し高速化を図ろう
としＣいるものが多い。しかし、画像データは２次限の
広がりを持つため、全ての画像データを並列処理するこ
とは困難である。そこで、ノイズ除去や輪郭抽出機能を
実現する空間積和演算等のような近傍の画像データ間の
演算に対して、例えば画像のｍ行ｘｎ列の局所的なデー
タを並列処理することが多い。このような局所並列型画
像処理は、前記文献あるいは、木戸出正継著の画像処理
ハードウェアの動向（情報処理コンピュータビジョン研
究会資料８６゜１９８０年９月）にて総括的に説明され
ているが、ＣＯＤアナログ処理系を除いてＬＳＩ化され
たものはない。これは、従来のアーキテクチャのプロセ
ッサをそのままＬＳＩ化するには、集積度及びビン数の
点で困難があるためである。
本発明の目的は、ＬＳＩ化に適したアーキテクチャを有
する並列画像処理プロセッサを提供することにある。
する並列画像処理プロセッサを提供することにある。
本発明は、ｎ個のプロセッサエレメントと、最小限１組
の演算対象の画像入力ポート及び演算結果データ出力ボ
ートとを有する基本モジュールを、ｍＩｔＩＡ備えたア
ーキテクチャにより、ｍ行ｘｎ列の局所並列画像処理を
行なわせることにより、上記目的を達成する。
の演算対象の画像入力ポート及び演算結果データ出力ボ
ートとを有する基本モジュールを、ｍＩｔＩＡ備えたア
ーキテクチャにより、ｍ行ｘｎ列の局所並列画像処理を
行なわせることにより、上記目的を達成する。
以下本発明の一実施例を第１図乃至第４図に従って説明
する。
する。
第１図は本発明の並列画像処理プロセッサの一実施例を
備え友典型的な画像処理システムの一例を示すものであ
る。並列画像処理プロセッサ１はデータバスによって画
像メモリ２に接続され、この画像メモリ２には、画像入
力装置としてのＩＴＶカメラ３が接続され、また、画像
メモリ２の内容を表示するＣＲＴモニタ４が接続されて
いる。更に、並列画像処理プロセッサ１と、画像メモリ
２は管理プロセッサ５にデータバスにより接続されてい
る。画像メモリ２０画像隋報は並列面［象処理プロセッ
サ１により処理され、この結果がまた画像メモリ２に格
納されたり、あるいはシステム全体を制御する管理プロ
セッサ５に与えられる。
備え友典型的な画像処理システムの一例を示すものであ
る。並列画像処理プロセッサ１はデータバスによって画
像メモリ２に接続され、この画像メモリ２には、画像入
力装置としてのＩＴＶカメラ３が接続され、また、画像
メモリ２の内容を表示するＣＲＴモニタ４が接続されて
いる。更に、並列画像処理プロセッサ１と、画像メモリ
２は管理プロセッサ５にデータバスにより接続されてい
る。画像メモリ２０画像隋報は並列面［象処理プロセッ
サ１により処理され、この結果がまた画像メモリ２に格
納されたり、あるいはシステム全体を制御する管理プロ
セッサ５に与えられる。
並列画像処理プロセッサ１には、代表的な画像処理機能
として空間積和演算がある。第２図はこの局所並列処理
の例會示すものである。入力画像６０画素ｆ１ｊと積和
荷重７のＷ目とが並列画像処理プロセッサ１に入力され
、ここでの演算結果ｇが出力画像８に出力される。例え
ば４×４画素の局所画像データｔ１１ ” ｆ４４に対
し、定められた荷重”１１〜Ｗ４４ ｋ乗算し総和をと
ることにより、ノイズ除去、輪郭強訴等の画像処理を行
なうものである。
として空間積和演算がある。第２図はこの局所並列処理
の例會示すものである。入力画像６０画素ｆ１ｊと積和
荷重７のＷ目とが並列画像処理プロセッサ１に入力され
、ここでの演算結果ｇが出力画像８に出力される。例え
ば４×４画素の局所画像データｔ１１ ” ｆ４４に対
し、定められた荷重”１１〜Ｗ４４ ｋ乗算し総和をと
ることにより、ノイズ除去、輪郭強訴等の画像処理を行
なうものである。
第３図は本発明の並列画像処理プロセッサの一実施例を
示す構成図である。
示す構成図である。
これは、４×４画素の局所画像データを処理する画像処
理プロセッサの例であり、４個の画像処理プロセッサ基
本モジュール９Ａ〜９Ｄから構成さｎている。基本モジ
ュール９Ａは、４個のシフトレジスタ１０を有し、これ
らシフトレジスタ１０を介した画像データが４ （１ｉ
！ｉｌのプロセッサエレメント１１（ＰＥ４１〜ＰＥ＋
４）に入力される。
理プロセッサの例であり、４個の画像処理プロセッサ基
本モジュール９Ａ〜９Ｄから構成さｎている。基本モジ
ュール９Ａは、４個のシフトレジスタ１０を有し、これ
らシフトレジスタ１０を介した画像データが４ （１ｉ
！ｉｌのプロセッサエレメント１１（ＰＥ４１〜ＰＥ＋
４）に入力される。
こ扛ら４個のプロセッサエレメント１１には荷重記憶メ
モリ１２から荷重データ町１＝Ｗ１４が与えられ、出力
は演算回路１３に入力される。この演算回路１３の出力
は演算回路１４に入力さｎｌこの演算回路１４の出力は
データ出力ボート１５から出力される。なお、演算回路
１４には前段の演算結果データが演算結果入力ボート１
６を介して入力される。ｋに、シフトレジスタ１０に入
力される入力画像データｆ１４は画像データ入力ボート
１７を介して取込まれ、またシフトレジスタ１０を介し
た画像データは画像データ出力ポート１８から出力され
る。
モリ１２から荷重データ町１＝Ｗ１４が与えられ、出力
は演算回路１３に入力される。この演算回路１３の出力
は演算回路１４に入力さｎｌこの演算回路１４の出力は
データ出力ボート１５から出力される。なお、演算回路
１４には前段の演算結果データが演算結果入力ボート１
６を介して入力される。ｋに、シフトレジスタ１０に入
力される入力画像データｆ１４は画像データ入力ボート
１７を介して取込まれ、またシフトレジスタ１０を介し
た画像データは画像データ出力ポート１８から出力され
る。
次に本実施例の画像処理プロセッサ１の動作について説
明する。並列画像処理プロセッサ１には、画像メモリ２
から局所画像データが１列分（第３図ではｆ１４〜ｆ４
４）並列に与えられ、その演算結果が画像メモリ２に格
納される。入力画像データｆ１４はシフトレジスタ１０
を介してプロセッサエレメント１１に入力されるが、こ
の際、１画素毎隣接した画素ｆ１４・ ｆｌｌ・ ｆ１
２・ ｆｌｌが対応するプロセッサエレメント１１にそ
れぞれ入力される。
明する。並列画像処理プロセッサ１には、画像メモリ２
から局所画像データが１列分（第３図ではｆ１４〜ｆ４
４）並列に与えられ、その演算結果が画像メモリ２に格
納される。入力画像データｆ１４はシフトレジスタ１０
を介してプロセッサエレメント１１に入力されるが、こ
の際、１画素毎隣接した画素ｆ１４・ ｆｌｌ・ ｆ１
２・ ｆｌｌが対応するプロセッサエレメント１１にそ
れぞれ入力される。
画素’１１は空間積和演算のサイズを４Ｘ４以上に拡張
する場合のために、画像データ出力ポート１８から出力
される。プロセッサエレメント１１には、シフトレジス
タ１０からの処理対象の画像データｆＩ、と、荷重記憶
メモリ１２からの荷重データＷＩＪが与えられ、乗算が
実行される。この結果が演算回路１３に与えられ、４個
のプロセッサエレメント１１の演算結果が加算される。
する場合のために、画像データ出力ポート１８から出力
される。プロセッサエレメント１１には、シフトレジス
タ１０からの処理対象の画像データｆＩ、と、荷重記憶
メモリ１２からの荷重データＷＩＪが与えられ、乗算が
実行される。この結果が演算回路１３に与えられ、４個
のプロセッサエレメント１１の演算結果が加算される。
演算回路１３の出力は演算回路１４に与えられ、この演
算回路１４には演算結果入力ボート１６から入力される
前段の並列画像処理プロセッサ１からの演算結果データ
も入力され、これらを加算してデータ出力ボート１５か
ら次の基本モジュールへ加算結果を出力する。このよう
にして、基本モジュール９八〜９１１４段重ねることに
より、最終段の基本モジュール９Ｄからｇ＝ΣｆＩ３Ｗ
１１が出力される。上記のような本実施例の並列画像処
理プロセッサ１の処理内容は第４図に示したタイムチャ
ートにまとめられている。なお、第４図のｇｌｌ＋ｇ１
２はΔを時間毎の並列画像処理プロセッサ１の出力ｅ＆
わし、第２，３図のｇに相当する゛ものである。
算回路１４には演算結果入力ボート１６から入力される
前段の並列画像処理プロセッサ１からの演算結果データ
も入力され、これらを加算してデータ出力ボート１５か
ら次の基本モジュールへ加算結果を出力する。このよう
にして、基本モジュール９八〜９１１４段重ねることに
より、最終段の基本モジュール９Ｄからｇ＝ΣｆＩ３Ｗ
１１が出力される。上記のような本実施例の並列画像処
理プロセッサ１の処理内容は第４図に示したタイムチャ
ートにまとめられている。なお、第４図のｇｌｌ＋ｇ１
２はΔを時間毎の並列画像処理プロセッサ１の出力ｅ＆
わし、第２，３図のｇに相当する゛ものである。
本実施例によれば、並列画像処理プロセッサ１を４個の
プロセッサエレメントｌｌｋ有する基本モジュール９八
〜９Ｄによって、４Ｘ４画素の局所画像デーｊＩヲ処理
する構成とすることにより、画像データ入力ボート１７
及びデータ出力ボート１５を少なくシ、且つ、分割され
た基本モジュール９Ａ、９Ｄ’に局所画像データに対応
した規則的な配列とし得るため、並列画像処理プロセッ
サ１なＬｓ Ｉ化に適した了−キテクチャとし得る効果
がある。
プロセッサエレメントｌｌｋ有する基本モジュール９八
〜９Ｄによって、４Ｘ４画素の局所画像デーｊＩヲ処理
する構成とすることにより、画像データ入力ボート１７
及びデータ出力ボート１５を少なくシ、且つ、分割され
た基本モジュール９Ａ、９Ｄ’に局所画像データに対応
した規則的な配列とし得るため、並列画像処理プロセッ
サ１なＬｓ Ｉ化に適した了−キテクチャとし得る効果
がある。
以上記述した如く本発明の並列画像処理プロセッサによ
れば、ＬＳＩ化に適したアーキテクチャとすることがで
きる。
れば、ＬＳＩ化に適したアーキテクチャとすることがで
きる。
第１図は本発明の並列画像処理プロセッサの一実施例を
備えた画像処理システムの構成図、第２図は第１図で示
した並列画像処理プロセッサで行なう局所並列処理演算
の例を示した説明図、第３図は本発明の並列画像処理プ
ロセッサの一実施例を示す構成図、第４図は本実施例の
並列画像処理プロセッサの処理過程を示すタイムチャー
ト図である。 １・・・並列画像処理プロセッサ、２・・・画像メモリ
、９Ａ〜９Ｄ・・・基本モジュール、１１・・・プロセ
ッサニレメン）、１３．１４・・・演算回路、１５・・
・画像データ出力ボート、１７・・・画像データ入力ボ
ート。 代理人 弁理士 高橋明因 第 ／ 田 第 ２ 目 奉 ４ ロ グＨＰＩ３ −−−−
備えた画像処理システムの構成図、第２図は第１図で示
した並列画像処理プロセッサで行なう局所並列処理演算
の例を示した説明図、第３図は本発明の並列画像処理プ
ロセッサの一実施例を示す構成図、第４図は本実施例の
並列画像処理プロセッサの処理過程を示すタイムチャー
ト図である。 １・・・並列画像処理プロセッサ、２・・・画像メモリ
、９Ａ〜９Ｄ・・・基本モジュール、１１・・・プロセ
ッサニレメン）、１３．１４・・・演算回路、１５・・
・画像データ出力ボート、１７・・・画像データ入力ボ
ート。 代理人 弁理士 高橋明因 第 ／ 田 第 ２ 目 奉 ４ ロ グＨＰＩ３ −−−−
Claims (1)
- １、画像メモリ等の画像データ供給源からの画像データ
を取込み、ｍ行ｘｎ列の空間積和演算及び非線形近傍演
算等の局所並列画像データ処理を行なう並列画像処理プ
ロセッサにおいて、少くとも１つの画像データ入力ボー
トと、ｎ個の画像データ演算用のプロセッサエレメント
と、これらのプロセッサエレメントの演Ｘｉ果全加算す
る演算回路と、該演算回路の演算結果を出力する出力ボ
ートとを有する基本モジュール’ｋ、ｍ＋固並列に設置
して成ることを特徴とする並列画像処理プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4457082A JPS58163061A (ja) | 1982-03-23 | 1982-03-23 | 並列画像処理プロセッサ及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4457082A JPS58163061A (ja) | 1982-03-23 | 1982-03-23 | 並列画像処理プロセッサ及び装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5005087A Division JPS6352269A (ja) | 1987-03-06 | 1987-03-06 | 画像処理装置 |
| JP62050051A Division JPS6379180A (ja) | 1987-03-06 | 1987-03-06 | 並列画像処理用ｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58163061A true JPS58163061A (ja) | 1983-09-27 |
| JPS6319911B2 JPS6319911B2 (ja) | 1988-04-25 |
Family
ID=12695158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4457082A Granted JPS58163061A (ja) | 1982-03-23 | 1982-03-23 | 並列画像処理プロセッサ及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58163061A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6128164A (ja) * | 1984-07-18 | 1986-02-07 | Nec Corp | 画像処理装置 |
| JPS6352269A (ja) * | 1987-03-06 | 1988-03-05 | Hitachi Ltd | 画像処理装置 |
| JPS6379180A (ja) * | 1987-03-06 | 1988-04-09 | Hitachi Ltd | 並列画像処理用ｌｓｉ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51141536A (en) * | 1975-05-31 | 1976-12-06 | Toshiba Corp | Image-paralleling calculation processing device |
| JPS54162937A (en) * | 1978-06-14 | 1979-12-25 | Nec Corp | Product/sum circuit |
| JPS556699A (en) * | 1978-06-26 | 1980-01-18 | Environmental Res Inst | Near series processor devided in parallel |
-
1982
- 1982-03-23 JP JP4457082A patent/JPS58163061A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51141536A (en) * | 1975-05-31 | 1976-12-06 | Toshiba Corp | Image-paralleling calculation processing device |
| JPS54162937A (en) * | 1978-06-14 | 1979-12-25 | Nec Corp | Product/sum circuit |
| JPS556699A (en) * | 1978-06-26 | 1980-01-18 | Environmental Res Inst | Near series processor devided in parallel |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6128164A (ja) * | 1984-07-18 | 1986-02-07 | Nec Corp | 画像処理装置 |
| JPS6352269A (ja) * | 1987-03-06 | 1988-03-05 | Hitachi Ltd | 画像処理装置 |
| JPS6379180A (ja) * | 1987-03-06 | 1988-04-09 | Hitachi Ltd | 並列画像処理用ｌｓｉ |
| JPH0451873B2 (ja) * | 1987-03-06 | 1992-08-20 | Hitachi Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6319911B2 (ja) | 1988-04-25 |
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