JPS61241877A - 空間積和演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔概要〕 本発明はフレームメモリに記憶された複数個の処理対象
画素データの各々の空間積和演算を係数メモリに記憶さ
れたＮ行Ｎ列の荷重係数を用いて行なう装置において、
フレームメモリの１行分の処理対象画素データと１行分
の荷重係数、との演算を行なった結果を画素対応のシフ
トレジスタの内容に加算していく操作を、フレームメモ
リの異なる行、異なる荷重係数についてＮ回繰返すこと
により、少ない数の乗算器を用いて空間積和演算を高速
に行なうものである。 〔産業上の利用分野〕 本発明は空間積和演算装置に関し、特にフレームメモリ
に記憶された複数個の処理対象画素データの各々の空間
積和演算を行なうのに通した装置に関する。 撮像装置によって盪像されて得られた画像の鮮鋭化等の
各種の目的で、処理対象となる１フレ一ム分の画素デー
タの各々に対し空間積和演算（コンポリュシリン）が施
される。 第７図は３行×３列の空間積和演算の説明図であり、処
理対象画素データＰｉ、ｊと荷重係数−１＋Ｊが同図の
ように配列されている場合、画素データＦ２，２の空間
積和演算結果６２．２は次式に示すものとなる。 ここで、以下の説明上、（１）式の内、Ｗｌ、ＩＸ　Ｐ
ｌ、　１＋　Ｗ２．　ＩＸ　Ｆ２．１＋　Ｗ３．　ＩＸ
　Ｆ３．１なる演算を第１演算、 Ｗｌ、２ｘ　ＰＩ、２＋　ｗ２．２ｘ　Ｆ２，２＋讐３
，２Ｘ　Ｆ３．２なる演算を第２演算、 Ｗｌ、３Ｘ　Ｆｌ、３＋札、３ＸＦ２，３＋讐３．３Ｘ
　Ｆ３，３なる演算を第３演算と称する。

【従来の技術〕

従来、上述のような空間積和演算は、例えば第８図およ
び第９図に示すような装置で実行されている。 第８図は、一つの乗算器１と一つの積算器２を使用する
もので、乗算器１の一方の入力にＦｉ＋Ｊを入力し、他
方の入力に一１＋Ｊを順次入力することでＦｉ、ｊＸ　
Ｗｉ＋ｊを求め、この合計９個の結果を積算器２で積算
するものである。 また第９図の装置は、合計９個の乗算器３１〜３９と一
つの加算器４を設け、各乗算器の一方の入力にＰｉ、ｊ
を入力し、他方の入力にそれぞれ異なる一１＋Ｊを入力
して並列処理を行ない、その各結果を加算器４で加算す
るものである。 〔発明が解決しようとする問題点〕 しかし、第８図の装置は、構成部品が少ない利点を有す
るものの、一つの画素データの空間積和演算を求めるま
でに長い時間を要する欠点があづ、例えば２５６　Ｘ　
２５６画素という多数の画素の空間積和演算を求めるに
は適さない。 また、第９図の装置によれば、はぼ１／９の速度で一つ
の画素データの空間積和演算を求めることができるが、
このようにして使用される乗算器は大型で且つ高価なの
で、それを９　（１１ｉ１も使用する第９図の装置は一
般的にコスト高となり、然も非常に大型化する欠点があ
る。 本発明の目的は、フレームメモリに記憶された複数個の
処理対象画素データの各々の空間積和演算を少ない乗算
器で比較的高速に求めることができる装置を提供するこ
とにある。 〔問題点を解決するための手段〕 本発明は上記目的を達成するために、例えば第１図に示
すように、フレームメモリ１０に記憶された複数個の処
理対象画素データの各々の空間積和演算を、予め係数メ
モリ１２に記憶されたＮ行Ｎ列の荷重係数を用いて行な
う装置において、Ｎ個の段数を有する第１のシフトレジ
スタ１１と、Ｎ（［個の荷重係数がセットされるＮ（［
１のレジスタ１３１〜１３ｎと、 第１のシフトレジスタ１１の各１１１１１ｔ〜ｌｌｎの
出力と対応するレジスタ１３１〜１３ｎの出力を乗算す
るＮ個の乗算器１４１〜１４ｎと、 Ｎｌｌ１ｉｌの乗算器１４１〜１４ｎの出力を加算する
第１の加算器１５と、 フレームメモリ１０の行方向の処理対象画素データ数に
等しい段数を有する第２のシフトレジスタ１７と、 第１の加算器１５の出力と第２のシフトレジスタ１７の
出力とを加算しその加算結果を第２のシフトレジスタ１
７に加える第２の加算器Ｉ６と、Ｎ個のレジスタ１３１
〜１３ｎへ係数メモリ１２の１行分の荷重係数をセット
すると共に該セットした荷重係数に対応するフレームメ
モリ１０の画素データを第１のシフトレジスタ１１へ順
次入力する制御を係数メモリ１２の全ての行について行
ない、該制御が係数メモリ１２の最後の行について行な
われている間に第２の加算器１６から出力されるデータ
を１行分の処理対象画素データの各々の空間積和演算結
果として得る制御回路１８とを設ける。 〔作用〕 本発明の作用を３行×３列の空間積和演算を例にして説
明する。この場合、第１のシフトレジスタ１１は３段で
構成され、３個のレジスタ１３Ｉ〜１３３（但し１３３
は図示せず）が使用される。また、フレームメモリ１０
に例えば第２図に示すような順序で合計２５６　Ｘ　２
５６個の画素データＰｘ、　ｙが配列され、第２行目〜
第２５４行目までの画素データを処理対象とし、荷重係
数−１＋Ｊは第７図に示すように配列されているとする
。 最初、３１固のレジスタ１３　＋〜１３３に−３，１，
Ｗ２，１゜−１．１がセットされ、第１のシフトレジス
タ１１の第２段目にｐｏ、ｏが、第１段目にＦｌ、０が
セットされる。 その結果、第１の加算器１５の出力は、Ｆｏ、１の第１
演算結果となり、最初の１行の処理中箱２の加算器１６
は第２のシフトレジスタの出力を加算しないよう構成さ
れているので、ＦＯ９■の第１演算結果が第２のシフト
レジスタ１７に入力される。 次いで、第１のシフトレジスタ１１の第１段目にＦ２，
０が入力され、第２段目には第１段目の内容が、第３段
目には第２段目の内容がそれぞれシフト入力される。こ
の結果、加算器１６の出力は、Ｆｌ、１の第１演算結果
となり、これが第２のシフトレジスタ】７に入力される
。 以後、Ｆ３．０−Ｆ２５５．０と最後に例えばＯが順々
に第１のシフトレジスタ１１の第１段目に入力されるこ
とにより、第２のシフトレジスタ１７には、Ｆｏ、　１
〜Ｆ２５５．１の第１演算結果がセットされる。 次に、第２の加算器１６の加算動作を開始させると共に
、３個のレジスタ】３．〜１３３に崎３．２．Ｗ２，２
゜−１，２をセットし、第１のシフトレジスタ１１の第
２段目にＦＯ，１、第１段目にＦｌ、１をそれぞれセッ
トすると、第１の加算器１５の出力はＦＯ９１の第２演
算結果となり、第２の加算器１６において第２のシフト
レジスタ１７にセットされていたＦｏ、１の第１演算結
果と加算され、この加算値が再び第２のシフトレジスタ
１７に戻される。このような操作が第１行目の画素デー
タ全てについて行なわれると、第２のシフトレジスタ１
７の内容は、ＦＯ１１〜Ｆ２５５．１の第１演算結果と
第２演算結果の和となる。 次に、３個のレジスタ１３．〜１３３に−３，３，Ｗ２
．３゜Ｗｌ、３をセットし、第１のシフトレジスタ１１
の第１段目にＦｌ、２．第２段目にＦＯ９２をセットす
ると、第１の加算器１５の出力はＦＯｌｌの第３演算結
果となり、第２の加算器１６において第２のシフトレジ
スタ１７にセットされていたＦｏ、１の第１．第２演算
結果の和と加算され、ＦＯ９１の空間積和演算結果ＧＯ
，１が制御回路１８に入力される。同様に、第１のシフ
トレジスタ１１の第２段目に順次Ｆ２，２〜Ｆ２５５．
２がシフト入力されていくと、第２の加算器１６からＦ
ｏ、１〜Ｆ２５５．１の空間積和演算結果ＧＯ，１〜Ｇ
２５５．１が得られる。 以上で、第１行目の画素データの各々の空間積和演算が
完了し、第２行目以後の画素データについても同様に行
なわれる。 〔実施例〕 第３図は本発明の実施例の要部ブロック図であり、２５
６　Ｘ　２５６個の画素データを記憶する第１のフレー
ムメモリ２０に記憶された第１行目〜第２５４行目の各
画素データに対し、３行×３列の空間積和演算を行ない
、その結果を第２のフレームメモリ２１の対応するアド
レスに記憶する例を示す。 同図において、第１．第２のフレームメモリ２０゜２１
は２５６行×２５６列のアドレスを有し、高速データバ
ス２４につながるデータ入出力端子ＤＩ１０゜マルチプ
レクサ２９の出力につながるアドレス端子ＡＤＲとチッ
プセレクト端子ＧＥ、　メモリリード／ライトコントロ
ール回路２７につながるライトイネーブル端子ＷＥ、、
ＷＥ２とアウトプットイネーブル端子ＯＥ１．ＯＦ２と
を有する。端子ＷＥ、。 ＷＢ２が“１″となったときアドレス端子の入力で指定
されるアドレスにデータ入出力端子ＤＩ１０のデータ（
例えば８ビツト）を記憶し、ＯＥ、。 ＯＥ２が“１”のとき指定されたアドレスのデータを高
速データバスＵに出力する。 レジスタ３３〜３５は第１のシフトレジスタを構成し、
レジスタ羽が第１段目、レジスタ３４が第２段目、レジ
スタ３５が第３段目である。第１段目のレジスタ３３に
第１のフレームメモリ２ｏから読出された画素データが
セットされ、シフトクロック５ＣＬＫＩによって順次第
２段目、第３段目のレジスタ３４゜３５にシフトされる
。これらレジスタお〜あの出力は乗算器４３〜４５の一
方の入力に加えられる。なお、ＣＬＲＥＧはレジスタ３
３〜３５の内容を＠０″にするためのクリア信号である
。 係数メモリ２２は、第７図に示したような荷重係数１．
ｊを記憶するＲＡＭであり、そのデータ入出力端子ＤＩ
１０はデータトランスミッタ／レシーバ２日を介してメ
インＣＰＵ２６のシステムデータバス（ＳＤＢ）につな
がると共にレジスタ３６〜３８に接続される。また、ア
ドレス端子ＡＤＲとチップセレクト端子ＣＥ、、ＣＥ２
はマルチプレクサ３９に接続され、ライトイネーブル端
子ＷＥ、、ＷＥ２及びアウトプットイネーブル端子ＯＥ
、、ＯＥ２はメモリリード／ライトコントロール回路２
７に接続される。 レジスタ３６〜３８は、係数メモリ２２がら続出された
荷重係数−１＋Ｊをロードコントロール信号Ｌ１〜Ｌ３
のタイミングで記憶するレジスタであり、各出力は乗算
器４３〜４５の他方の入力に加えられる。 乗算器４３．４４は、入力された二つのデータを乗算し
、その結果を加算器４６に加え、加算器４６はこれを加
算しその結果を加算器４７の一方の入力に加える。加算
器４７の他方の入力には乗算器４５の出方が加えられ、
両者の加算値が加算器４７で求められて加算器４８に加
えられる。この加算器４６．４７が第１の加算器を構成
する。 加算器４８は第２の加算器を構成し、加算器４７の出力
とアンド回路５０の出力とを加算した結果を、第２のシ
フトレジスタを構成するシフトレジスタ４９に入力する
と共に、データトランスミッタ４ｏを介して高速データ
バス２４に送出する。 シフトレジスタ４９は、この実施例の場合、２５６画素
データ分の段数を有し、シフトクロツタ５ＣＬＫ２が加
わる毎に内容を右方向に一つだけシフトし、このシフト
の結果出力されたデータはアンド回路５０を介して加算
器４８の他方の入力に加えられる。 また、シフトクロックＳＣＬに２が加わると加算器４８
の出力を入力する。 メインＣＰＵ２６は、システムデータバス５１と、シス
テムアドレスバス（ＳＡＢ）５２を有し、システムデー
タバス５１はデータトランスミッタ／レシーバ５．２８
を介して高速データバス２４．係数メモＩＪ２２に接続
されると共に、マイクロプログラムコントローラ４２の
制御を行なうコマンド・スタート／ストップ制御回路４
１に接続され、システムアドレスバス５２はマルチプレ
クサ２９．３９に接続される。 また、メインＣＰＵ２６からメモリリード／ライトコン
トロール回路２７ヘリードライトコントロール信号Ｒ／
Ｗが送出され、マイクロプログラムコントローラ４２か
ら処理の終了を示す信号ｒを受ける。 マイクロプログラムコントローラ４２は、空間積和演算
の制御を行なうもので、次のような内容の信号を周辺回
路へ送出する。 信号ａ；ビデオデジタイザ詔によるビデオ信号の取り込
み指令 信号ｂ；アドレスカウンタ３２のスタートアドレスロー
ド、アドレスカウンタ３２内のＸ（行）カウンタ、Ｙ（
列）カウンタのカウントアツプを制御するための信号 信号Ｃ；アドレスオフセットデータメモリ３１の制御信
号 信号ｄ；マルチプレクサ２９．３９の切換信号信号ｅ；
メモリリード／ライトコントロール回路２７への制御信
号 信号ｆ：制御回路４１から与えられた処理が終了したこ
とをメインＣＰＵ２６に通知する信号信号Ｌ１〜Ｌ３：
レジスタ３６〜３８のロードコントロール信号 信号ｍ：アンド回路５ｏのゲート信号で、第１演算中の
み“Ｏ”となってアンド回路５０を閉じ信号ＳＣＬに１
；レジスタ３３〜３５のシフトクロック信号ＣＬＲＥＧ
　；レジスタ３３〜３５のクリア信号また、マイクロプ
ログラムコントローラ４２は次の信号を受信する。 信号ａ　ｌ　　、ビデオデジタイザからのサンプリング
中とサンプリング終了を示す信号 信号ｂ゛　；アドレスカウンタ３２のＸカウンタ。 Ｙカウンタが所定値になったことを示す信号また、第３
図において、ビデオデジタイザ詔は、図示しないＩＴＶ
等のカメラからのビデオ信号を所定の周期でサンプリン
グして得た画素データを高速データバスＵに送出する。 このようなサンプリング動作は、マイクロプログラムコ
ントローラ４２からのビデオ信号取り込み指令ａが送出
されたとき行なわれ、サンプリング期間中はその旨およ
びサンプリング終了時はその旨を示す信号ａ゛をコント
ローラ４２へ送出する。 アドレスカウンタ３２は、ＸカウンタとＹカウンタを有
し、その出力Ｘ、　Ｙは加算器３０に加えられ、ここで
アドレスオフセットデータメモリ３１からのオフセット
アドレスΔＸ、ΔＹと加算され、Ｘ＋ΔＸ、Ｙ＋ΔＹが
マルチプレクサ四を介して第１゜第２のフレームメモリ
２０．２１のアドレス端子ＡＤＲとチップセレクト端子
ＧＥ、、ＣＥ２に加えられる。なお、加算器３０は加算
値が２５６になると０を出力する。 次に本実施例の動作を場合を分けて説明する。 〔第１のフレームメモリ２０への処理対象画素データの
取り込み〕 例えばカメラの視野内に処理対象となる物体を置いて撮
像状態とした後、メインＣＰＵ２６から制御回路４１を
介してマイクロプログラムコントローラ４２へ処理対象
画素データの取り込みを指令すると、コントローラ４２
は、信号すによりアドレスカウンタ３２のＸカウンタ、
Ｙカウンタをそれぞれ零にクリアすると共に信号Ｃによ
りオフセットアドレスΔＸ、ΔＹを共に零にし、信号ｄ
によりマルチプレクサ２９を加算器３０側に切換える。 そして、ビデオデジタイザ詔に信号ａによりビデオ信号
の取り込みを指令する。 これに応じてビデオデジタイザ詔は、ビデオ信号の有効
領域の始点（通常第１水平走査線の開始点）を検出し、
以後有効領域を所定の周期でサンプリングし、ディジタ
ルな画素データを高速データバス２４に出力する。また
、サンプリング中であることを信号ａ′によりマイクロ
プログラムコントローラ４２へ通知する。コントローラ
４２はこの通知を受けると、所定の周期でアドレスカウ
ンタ３２のＸカウンタをカウントアツプすると共に、信
号ｅにより第１のフレームメモリ２０のリードイネーブ
ル端子ＷＥ、のレベルをコントロール回路２７により制
御させる。これにより、ビデオデジタイザ詔から高速デ
ータバス２４に送出された画素データは１画素ずつ第１
のフレームメモリ２０の０．０番地から順次記憶されて
いく。１行分の画素データが第１のフレームメモリ２０
に記憶されると、アドレスカウンタ３２のＸカウンタは
オーバフローするので信号ｂ゛によりコントローラ４２
がそれを検知すると、信号すによってＸカウンタを零に
すると共にＹカウンタを＋１だけカウントアツプする。 最初の水平帰線期間が終り、再びサンプリング中を示す
信号ａがビデオデジタイザ詔からコントローラ４２に加
えられると、上述と同様な処理が行なわれ、第１のフレ
ームメモリ２０の第１行目に画素データが記憶される。 このような動作は、最終行まで行なわれ、最終行の最後
にビデオデジタイザおから取り込み終了を示す信号がコ
ントローラ４２に送出されると、コントローラ４２は信
号ｆにより処理対象画素データをフレームメモリ２０に
転送し終えたことをメインＣＰＵ２６に通知する。 以上の処理により第１のフレームメモリ２０に記憶され
た画素データとして、以後第２図に示す配置のデータを
用いる。 〔係数メモリ２２への荷重係数の記憶〕これは、画素デ
ータの鮮鋭化等の演算の目的に応じ、メインＣＰＵ２６
が係数メモリ２２の内容を書換えることで行なわれる。 以後、係数メモリ２２には第７図に示すような荷重係数
Ｗｔ＋Ｊが記憶されているものとする。 （空間積和演算の実行〕 これは、メインＣＰＵ２６から制御回路４１を介してコ
ントローラ４２に空間積和演算の開始指令が発せられる
ことにより開始される。 第４図〜第６図は空間積和演算が行なわれているときの
第３図示装置各部の信号波形の一例を示すタイミングチ
ャートであり、第４図は開始時点から第１のフレームメ
モリ２０の第１行目の画素データＦ０．１〜Ｆ２５５．
１の第１演算が終了するまでの期間、第５図は画素デー
タＦＯ１１〜Ｆ２５５．１の第２演算が終了するまでの
期間、第６図は画素データＦ０，１〜Ｆ２５５．１の第
３演算およびその空間積和演算と、それに続く第２行以
下の空間積和演算が行なわれている期間のタイミングチ
ャートである。 （第４図参照） コントローラ４２は、空間積和演算の開始が指令される
と、先ずマルチプレクサ四を加算器３０側に切換え、マ
ルチプレクサ３９をコントローラ４２側に切換えた後、
第４図に示すように、レジスタお〜３５の内容を零にク
リアし、アンド回路５０を閉じる。 また、アドレスオフセットデータメモリ３１の出力ΔＸ
を＋１．ΔＹを−１にする。そして、アドレスカウンタ
３２のＸカウンタの初期値として２５５をロードし、Ｙ
の初期値として１をロードし、こ゛のタイミングでシフ
トクロ７り５ＣＬＫＩを１個出力すると共に第１のフレ
ームメモリ加をリードモードにする。これ−により、第
１のフレームメモリ２０のＦＯｌｏが読出されレジスタ
３３にＦＯ９０がセットされる。 次に、Ｘカウンタの内容をＯにカウントアンプすると共
に、シフトクロック５ＣＬＫＩを出力してレジスタ父に
ＦＯｌｏを、レジスタおにＦｌ、０を記憶させる。 なお、この処理が完了するまでに、コントローラ４２は
レジスタ３６〜３８に第１演算用の荷重係数−３，１゜
Ｗ２．１．　Ｗｌ、１をセットする。 以上の操作を終えると、加算器４７の出力にはＦＯ９１
の第１演算結果が出力されることになるので、コントロ
ーラ４２はシフトクロック５ＣＬＫ２を送出することに
より、その結果をシフトレジスタ４９に取り込む。 次に、Ｘカウンタを＋１カウントアツプし、レジスタ３
３にＦ２，０を取り込むと共に、シフトクロック５ＣＬ
Ｘ　１を送出してレジスタおの内容をレジスタ３４に、
レジスタ３４の内容をレジスタ３５にシフトする。この
シフト完了により、Ｐｌ、１の第１演算が行なわれ、そ
の結果がシフトクロックＳＣＬに２によってシフトレジ
スタ４９に入力される。 同様にしてレジスタ羽にＦ３，０、レジスタ３４にＦ２
．０、レジスタ３５にＦｌ、０をセットし、このとき得
られるＦ２．１の第１演算結果をシフトクロックＳｅｔ
、に２によりシフトレジスタ４９に入力する。 以上の操作が繰返され、レジスタ羽にＦ２５５．０、レ
ジスタ３４にＦ２５４．０、レジスタ３５にＦ２５３．
０がセットされると、Ｆ２５４．１の第１演算が行なれ
、これがシフトレジスタ４９に入力される。この入力が
完了すると、アドレスオフセットデータΔＹをＯにする
と共にＸカウンタをカウントアツプすることによりレジ
スタ３３にＦｏ、　１．レジスタ３４にＦ２５５，０、
レジスタ３５にＦ２５４　、　Ｏをセ・ノドし、Ｆ２５
５．１の第１演算を行なう。これが終了した時点でシフ
トレジスタ４９にはＦＯ１１〜Ｆ２５５．１までの合計
２５６画素データの第１演算結果が記憶されることにな
る。 （第５図参照） Ｘカウンタの値が２５６（実際は０）になったことをコ
ントローラ４２が検出すると、コントローラ４２は、レ
ジスタ３６に−３，２、レジスフ五に−２，２、レジス
タ羽にＷｌ、２をセットし、アンド回路５０を開い、て
シフトレジスタ４９の出力を加算器４７に入力し、レジ
スタ３３にＦｌ、１、レジスタ３４にＰｏ、１、レジス
タ３５にＦ２５５．０をセットする。このセット完了に
よりＦＯｌｌの第２演算が行なわれて加算器４７からそ
の結果が出力され、そのときシフトレジスタ４９からは
アンド回路５０を介してＦＯ９１の第１演算結果が出力
されているので、加算器４７の出力はＦｏ、１の第１演
算と第２演算の和となり、これがシフトクロック５ＣＬ
Ｋ２でシフトレジスタ４９に入力される。 同様にしてレジスタ３３にＦ２，１、レジスタ３４にＦ
ｌ、１、レジスタ３５にＦＯｌｌがセットされることに
よりＦｌ、１の第２演算と、第２演算の結果と第１演算
の結果の加算が行なわれ、それがシフトレジスタ４９に
入力され、順次このような動作が繰返され、レジスタ３
３にＦ２５５．１、レジスタ３４にＦ２５４．１、レジ
スタ３５にＦ２５３．１がセットされると、Ｆ２５４．
１の第１演算と第２の演算の結果の和がシフトレジスタ
４９にセットされる。ここで、コントローラ４２はＸカ
ウンタの値２５５になったことを検出してＸカウンタを
０にカウントアツプして、アドレスオフセットデータΔ
Ｙを＋１に変更し、レジスタ３３にＦ、０　、２、レジ
スタ３４にＦ２５５．１、レジスタ３５にＦ２５４，１
をセットし、Ｆ２５５．１の第１演算と第２演算の結果
の和をシフトレジスタ４９にセットする。このセット完
了時にはＦＯ１１〜Ｆ２５５．１の第１．第２演算結果
の和がシフトレジスタ４９に記憶される。 （第６図参照） コントローラ４２は、上記処理が終了すると、レジスタ
３６に−３，３、レジスタ３７に舵、３、レジスタ３日
に−１，３をセットし、シフトクロック５ＣＬＫＩを送
出することにより、レジスタ３３にＦｌ、２、レジスタ
３４にＦｅ１２、レジスタあにＦ２５５．ｌをセットす
る。これにより、加算器４７の出力にＦｏ、１の第３演
算結果が現れ、加算器４８の出力にＦＯｌｌの空間積和
演算結果が現れる。そこで、コントローラ４２は、加算
器４８にＦＯｌｌの空間積和演算結果が現れたタイミン
グでアドレスオフセットデータΔＸを−１，ΔＹヲＯに
し且つ第２のフレームメモリ２１のライトイネーブル端
子ＷＥ２を１”に変更せしめることによりその空間積和
演算結果ＧＯ９１を第２フレームメモＩ７２１の第１行
目第１列の場所（Ｆｏ、１に対応する場所）に記憶する
。 この処理が完了すると、再びアドレスオフセットデータ
ΔＸ、ΔＹを共に＋１にし、Ｘカウンタを＋１カウント
アツプしてＦｌ、１の空間積和演算を行ない、上述と同
様にアドレスオフセットデータΔＸを−１，ΔＹを０に
すると共にライトイネーブル端子ＷＥ２を“１”にして
Ｆｌ、１の空間積和演算結果Ｇ１，１を第２のフレーム
メモリの第１行目第１列に記憶する。このような処理は
Ｆ２５５．１の空間積和演算結果Ｇ２５５，１を第２の
フレームメモリ２１に記憶するまで繰返され、この完了
により、第１のフレームメモリ２０の第１行目の画素デ
ータに対する処理を全て終了する。但し、Ｇ２５５．１
を第２のフレームメモリに記憶する場合、Ｘアドレスカ
ウンタはＯを示すがΔＸが−１なので、Ｘ＋ΔＸは２５
５になる。 この処理の終了時にＸカウンタがＯになると、コントロ
ーラ４２は第１のフレームメモリ２０の第２行目の処理
を開始する。即ち、先ずレジスタ３３〜３５の内容を零
にクリアし、アンド回路５０を閉じ、アドレスオフセッ
トデータΔＸを＋１．ΔＹを−１にし、Ｙカウンタを＋
１カウントアツプし、レジスタ３３にＦＯｌｌをセット
する。また、レジスタ３６に−３，１、レジスター２．
１、レジスター１，１をセットし、レジスタ３３にＰＬ
、Ｌをセットすると共にシフトクロック５ＣＬＫＩによ
ってレジスタ箕にＦｏ、１をセットする。これにより、
Ｆｅ１２の第１演算が行なわれ、その結果が加算器４７
で求められる。以下、第１行目と同様な処理により第２
行目およびそれに続く行の各画素データの空間積和演算
が行なわれる。 第１のフレームメモリ加の第２５４行目第２５５列目の
Ｆ２５５．２５４についての空間積和演算が求められ、
これが第２のフレームメモリ２１の第２５４行目第２５
５列に記憶されると、コントローラ４２は空間積和演算
が終了したことを信号【によりメインＣＰＵ２６に通知
する。 〔メインＣＰＵ２６による空間積和演算結果の認識〕メ
インＣＰＵ２６から制御回路１７を介してコントローラ
１９にストップ指令を入力すると、コントローラ１９は
マルチプレクサ２９．３９をシステムアドレスバス５２
側に切換える。これによりメインＣＰＵ妬は第２のフレ
ームメモリ２１に対するアクセスが可能となり、データ
トランスミッタ／レシーバδを介して第２のフレームメ
モリ２１に記憶された演算結果を読出して認識する。 なお、以上の実施例では、３行×３列の空間積和演算を
行なう装置を示したが、本発明は、５行×５列、７行×
７列等の空間積和演算に対しても適用可能である。 〔発明の効果〕 以上説明したように、本発明によれば、Ｎ行×Ｎ列の空
間積和演算をＮ個の乗算器により実現できるので、装置
コストを抑えることができ且つ装置も小型にすることが
できる。また、第１のシフトレジスタをシフトすること
により或１行の画素データに対する空間積和演算の第１
演算を先ず行ない、次に第２演算、第３演算等を同一行
の画素データに対して行なうようにしたので、一つの画
素データの空間積和演算結果を求めてから次の画素デー
タの空間積和演算結果を求める如く、画素単位で空間積
和演算を実行する場合より１フレ一分の画素データを高
速に処理し得る効果もある。

【図面の簡単な説明】

第１図は本発明の構成説明図、 第２図は本発明の詳細な説明に用いる画素データの配列
を示す図、 第３図は本発明の実施例の要部ブロック図、第４図〜第
６図は空間積和演算が行なわれているときの第３図示装
置各部の信号波形の一例を示すタイミングチャート、 第７図は３行×３列の空間積和演算の説明図、第８図、
第９図は従来の空間積和演算装置の説明図である。 １０；複数の画素データを記憶するフレームメモリ、１
１；第１のシフトレジスタ、１１　＋　〜１１１　；第
１のシフトレジスタ１１の各段、１２　、荷重係数を記
憶する係数メモリ、１３１〜１３ｎ；荷重係数がセット
されるレジスタ、１４１〜１４ｎ；乗算器、１５；第１
の加算器、１６；第２の加算器、１７；第２のシフトレ
ジスタ、１８；制御回路

Claims (1)

1. 【特許請求の範囲】 フレームメモリに記憶された複数個の処理対象画素デー
   タの各々の空間積和演算を、予め係数メモリに記憶され
   たＮ行Ｎ列の荷重係数を用いて行なう装置において、 Ｎ個の段数を有する第１のシフトレジスタと、Ｎ個の荷
   重係数がセットされるＮ個のレジスタと、 前記第１のシフトレジスタの各段の出力と対応する前記
   レジスタの出力を乗算するＮ個の乗算器と、 該Ｎ個の乗算器の出力を加算する第１の加算器と、 前記フレームメモリの行方向の処理対象画素データ数に
   等しい段数を有する第２のシフトレジスタと、 前記第１の加算器の出力と前記第２のシフトレジスタの
   出力とを加算しその加算結果を前記第２のシフトレジス
   タに加える第２の加算器と、前記Ｎ個のレジスタへ前記
   係数メモリより１行分の荷重係数をセットすると共に該
   セットした荷重係数に対応する前記フレームメモリの画
   素データを前記第１のシフトレジスタへ順次入力する制
   御を前記荷重係数の全ての行について行ない、該制御が
   前記荷重係数の最後の行について行なわれている間に前
   記第２の加算器から出力されるデータを１行分の処理対
   象画素データの各々の空間積和演算結果として得る制御
   回路とを具備したことを特徴とする空間積和演算装置。