JPS61241879A - 空間積和演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、あるフレームメモリに記憶された画素データ
の空間積和演算を求めるに際し、そのフレームメモリの
１行分の画素データをそのフレームメモリに設けられた
１行分のシフトレジスタに転送し、この転送された１行
分の画素データと係数メモリの１行分の荷重係数との乗
算結果を一時的に別のフレームメモリに設けられたシフ
トレジスタの内容に加算していく操作を必要回数繰返す
ことにより、経済的な構成で高速の演算を可能としたも
のである。

〔産業上の利用分野〕

本発明は空間積和演算装置に関し、特にフレームメモリ
に記憶された複数個の処理対象画素データの空間積和演
算を行なうのに適した装置に関する。

撮像装置によって撮像されて得られた画像の鮮鋭化等の
各種の目的で、処理対象となる１フレ一ム分の画素デー
タに対し空間積和演算（コンポリエション）が施される
。

第７図は３行×３列の空間積和演算の説明図であり、処
理対象画素データＦｉ、ｊと荷重係数ＷＬ　Ｊが同図の
ように配列されている場合、画素データｐ２．２の空間
積和演算結果Ｇ２，２は次式に示すものとなる。

ここで、以下の説明上、（１）式の内、Ｗｌ、ｌｘ　Ｐ
ｉ、１＋　Ｗ２．１ｘ　Ｆ２．１＋　Ｗ３．１ｘ　Ｆ３
，１なる演算を第１演算、 Ｍｌ、２ｘ　ＰＩ、２＋　Ｗ２．２ｘ　Ｆ２．２＋日１
２ＸＦ３１２なる演算を第２演算、 Ｗｌ、３Ｘ　Ｆｌ、３＋賀２，３Ｘ　Ｆ２．３＋　Ｗ３
，３Ｘ　Ｆ２，３なる演算を第３演算と称する。

〔従来の技術〕

従来、上述のような空間積和演算は、例えば第８図およ
び第９図に示すような装置で実行されている。

第８図は、一つの乗算器１と一つの積算器２を使用する
もので、乗算器１の一方の入力にＦｉ、ｊを入力し、他
方の入力に一１＋Ｊを順次入力することでＰｉ、ｊＸＷ
Ｌｊを求め、この台杆９個の結果を積算器２で積算する
ものである。

また第９図の装置は、台杆９個の乗算器３１〜３ｇと一
つの加算器４を設け、各乗算器の一方の入力にＰｉ、ｊ
を入力し、他方の入力にそれぞれ異なる旧、ｊを入力し
て並列処理を行ない、その結果を加算器４で加算するも
のである。

〔発明が解決しようとする問題点〕

しかし、第８図の装置は、構成部品が少ない利点を有す
るものの、一つの画素データの空間積和演算を求めるま
でに長い時間を要する欠点があり例えば２５６　ｘ　２
５６画素という多数の画素の空間積和演算を求めるには
通さない。。

また、第９図の装置によれば、処理速度は第８図の装置
より早くなるが、このようにして使用される乗算器は大
型で且つ高価なので、それを９個も使用する第９図の装
置は一般的にコスト高となり、然も非常に大型化する欠
点がある。

本発明の目的は、フレームメモリに記憶された複数個の
処理対象画素データの空間積和演算を経済的な構成で比
較的高速に求めることができる装置を提供することにあ
る。

〔問題点を解決するための手段〕

本発明の構成を、２個のフレームメモリを有するシステ
ムにおいて３行×３列の空間積和演算を行なう場合を例
に図示すると、第１図に示すものとなる。即ち、画素デ
ータの空間積和演算を、予め係数メモリ１０に記憶され
た３行３列の荷重係数を用いて行なう装置に、 各フレームメモリｌｌａ、ｌｌｂに対応して設けられ、
シリアル入出力端子とフレームメモリ１１ａ。

１１　ｂに接続されたパラレル入出力端子とを有し、フ
レームメモリｌｌａ、ｌｌｂの１行分の画素数と等しい
段数を有する第１のシフトレジスタ１２ａ、１２ｂと、 ３個の段数を有する第２のシフトレジスタ１３と、３個
の荷重係数がセットされる３個のレジスタＩ４　＋〜１
４３と、 第２のシフトレジスタ１３の各段の出力と対応するレジ
スタ１４、〜１４３の出力を乗算する３個の乗算器１５
１〜１５３と、 乗算器１５重〜１５３の出力を加算する第１の加算Ｂ１
６と、 第１の加算器１６の出力を一方の入力とする第２の加算
器１７と、 第１のシフトレジスタ１２ａ、１２ｂのシリアル出力を
入力とし、空間積和演算を行なう画素データが記憶され
た前記フレームメモリに対応する第１のシフトレジスタ
のシリアル出力を第２のシフトレジスタ１３に入力する
と共に、途中の演算結果を格納するために割当てられた
他の第１のシフトレジスタのシリアル出力を第２の加算
器１７の他方の入力に出力するセレクタ１８と、 第２の加算器１７の出力を第１のシフトレジスタ１２ａ
、１２ｂのシリアル入力端子に加える接続線１９と、 フレームメモリ１１ａ、１１ｂと第１のシフトレジスタ
１２ａ、１２ｂとの間における１行分のデータの転送制
御、第１のシフトレジスタ１２ａ、１２ｂと第２のシフ
トレジスタ１３のそれぞれのシフト制御。

係数メモ１月Ｏからレジスタ１５１〜１５３への荷重係
数のセット制御、セレクタ１８の制御を行なう制御手段
（図示せず）とを設ける。

なお、例えば１画素データが８ビツトで表現されている
場合、第１のシフトレジスタ１２ａ、１２ｂの各段は８
ビツト、乗算器１５．〜乗算器１５３の乗算結果は１６
ビツトとなるが、その場合、例えば上位８ピントのみを
乗算器１５１〜１５３から出力するように構成するか、
或は、乗算器１５Ｉ〜１５３の出力は１６ビツトにし第
２の加算器１７において第１の加算器１６の１６ビツト
出力の上位８ビツトにセレクタ１８からの８ビツト出力
を加算し、加算器１７から上位８ビツトの出力を取出す
ように構成する。

但し、このような構成によると演算誤差がでるので、後
述する実施例の如くフレームメモリが３個以上あるシス
テムでは、乗算器１５１〜１５３．第１、第２加算器１
６．１７の出力を共に１６ビツトとし、空間積和演算を
行なう画素データが記憶されたフレームメモリに対応す
る第１のシフトレジスタには加算器１７の任意の連続し
た位８ビットを加え、途中の演算結果を格納するために
二つの第１のシフトレジスタを割当て、その一方に加算
器１７の上位８ビツトを、他方に下位８ビツトを加える
ように加算器１７の出力側にセレクタを付加し、またセ
レクタ１８はこの割当てられた二つの第１のシフトレジ
スタの出力をそれぞれ上位８ビツト、下位８ビツトとし
て第２の加算器１７に加えるように構成する。

（作用〕 今、フレームメモリ１１　ａに例えば第２図に示すよう
な配列で合計２５６　Ｘ　２５６の画素データＦｘ、ｙ
が記憶されており、その門弟１行〜第２５４行までの画
素データに対し空間積和演算を行ない、その結果を元の
フレームメモリｌｌａの第１行〜第２５４行に記憶する
場合、次のように動作する。なお、荷重係数−ＬＪとし
ては第７図の配列を使用する。

最初、３個のレジスタ１４．〜１４３に−１，１，Ｗ２
，１゜Ｗ３，１がセットされ、セレクタ１８はシフトレ
ジスタ１２ａの出力をシフトレジスタ１３に出力し、シ
フトレジスタ１２ｂの出力を加算器１７に出力するよう
に設定される。

次に、フレームメモリｌｌａの第０行の画素データｐｏ
、ｏ〜Ｆ２５５．０がシフトレジスタ１２ａに転送され
、シフトレジスタ１３の第２段目にＦｏ、０が、第１段
目にＦｌ、０が（るようにシフトレジスタ１２ａがシフ
トされる。このとき、加算器１６の出力はＦＯ１■の第
１演算結果となり、最初の１行の処理中加算器１７では
シフトレジスタ１２　ｂの出力を加算しないよう構成さ
れているので、加算器１７の出力もＦＯｌｌの第１演算
゛結果となる。そこで、シフトレジスタ１２ａ。

１２　ｂをシフトすることによりＦＯ９１の第１演算結
果をシフトレジスタ１２ａ、１２ｂの最終段に取り込む
。

このシフトと同期したシフトレジスタ１３のシフト制御
により、シフトレジスタ１３の第１段目にＦ２，０が入
力され、第２段目に第１段目の内容が、第３段目に第２
段目の内容がそれぞれ入力される。この結果、加算器１
７の出力は、Ｆｌ、１の第１演算結果となり、これがシ
フトレジスタ１２ａ、１２ｂの最終段に取り込まれ、Ｆ
Ｏ９１の第１演算結果が最終段の１段前に移る。

以後、Ｆ３，０〜Ｆ２５５．０が順々にシフトレジスタ
１３の第２段目に入力されることにより、シフトレジス
タ１２ａ〜１２ｂにはＦｏ、　１〜Ｆ２５５．１の第１
演算結果が取り込まれる。

この取り込みを終了すると、次にフレームメモリｌｌａ
の第１行の画素データＰ０．１〜Ｆ２５５．１がシフト
レジスタ１２ａに転送され、シフトレジスタ１３の第２
段目にＦｏ、１が、第１段目にＦｌ、１がくるようにシ
フトレジスタ１２ａ、シフトレジスタ１３がシフトされ
る。また、レジスタ１４．〜１４３に−３，２，Ｗ２．
２゜−１，２がセットされ、加算器１７の加算動作を開
始させる。このとき、加算器１６の出力はＦＯ９１の第
２演算結果となり、加算器１７においてシフトレジスタ
＋２ｂに保持されていたＦｏ、１の第１演算結果と加算
され、この加算値が再びシフトレジスタ１２ａ、１２ｂ
に戻される。このような操作が第１行目の画素データ全
てについて行なわれると、シフトレジスタ１２ａ、１２
ｂの内容は、Ｆｏ、　１〜Ｆ２５５．１の第１演算結果
と第２演算結果の和となる。

次に、レジスタ１４１〜１４３にＷ３，３．Ｗ２．３．
Ｗｌ、３をセットし、フレームメモリｌｌａの第２行の
画素データＦＯ１２〜Ｆ２５５．２がシフトレジスタ１
２ａに転送され、シフトレジスタ１３の第２段目にＦＯ
１２が、第１段目にＦｌ、２がくるようにシフトレジス
タ１２ａ、シフトレジスタ１３がシフトされる。これに
より、加算器１６の出力はＦｏ、１の第３演算結果とな
り、加算器１７においてシフトレジスタ１２ｂに保持さ
れているＰＯｌｌの第１．該２演算結果の和と加算され
、ＦＯ９１の空間積和演算結果ＧＯ９１がシフトレジス
タ１２ａ。

１２ｂの最終段に取り込まれる。同様に、シフトレジス
タ１３の第２段目にＦ２，２〜Ｆ２５５．２がシフト入
力されていくと、加算器１７からＦｏ、　１−　Ｆ２５
５．１の空間積和演算結果ｃｏ、ｉ〜Ｇ２５５．１が出
力され、これがシフトレジスタ１２ａ〜１２ｂに取り込
まれる。

Ｆｏ、１〜Ｆ２５５．１の空間積和演算結果ＧＯ９１〜
Ｇ２５５．１がシフトレジスタ１２ａに取り込まれたら
、シフトレジスタ１２Ｈの内容をフレームメモリｌｌａ
の第０行に転送する。

以上で、第１行の画素データの各々の空間積和演算が完
了し、第２行以後の画素データについても同様に行なわ
れる。

〔実施例〕

第３図は本発明の実施例の要部ブロック図であり、２５
６　Ｘ　２５６　ｉｖＡの画素データを記憶するフレー
ムメモリ２０〜２２に記憶された第１行〜第２５４行の
各画素データに対し、３行×３列の空間積和演算を行な
い、その結果を元のフレームメモリ２０〜２２の第１行
〜第２５４行に記憶する例を示す。

同図において、第１〜第３のフレームメモリ２０〜２２
は、２５６行×２５６列のアドレスを有し、データトラ
ンスミッタ／レシーバ２６〜２８を介してシステムデー
タバス６０（ＳＤＢ）につながるデータ入出力端子ＤＩ
１０．　　シフトレジスタ２３〜２５につながるデータ
入出力端子ＰＩ１０．マルチプレクサ３３の出力につな
がるアドレス端子ＡＤＲ，マイクロプログラムコントロ
ーラ５７からのチップセレクト信号ｕ　−＝　ｗが加わ
るチップセレクト端子ＧＥ。

〜ＣＥ３．　　フレームメモリリード／ライトコントロ
ール回路５２につながるライトイネーブル端子ＷＥ、−
ＷＥ３．フレームメモリ転送モード制御回路５Ｂにつな
がるトランスファ端子ＴＲ，−ＴＲ３を有する。各端子
の内容と働きは下記の通りである。

ＤＩ１０ｉバストランスミッタ／レシーバ四〜詔を介し
てメインＣＰＵ５１と１画素データの入出力を行なう為
の端子で、例えば８ビツトのデータ線につながる。

ＰＩｌｏ；シフトレジスタ２３〜２５との間で１行分の
画素データの授受を並列に行なう為の端子で、１画素が
８ビツトの場合、８　Ｘ　２５６本の信号線によりシフ
トレジスタ２３〜２５に接続される。

ＡＤＲｉ１画素の指定アドレスと、１行分の全ての画素
を指定するアドレス（Ｙアドレス）とが選択的に加わる
。

ＣＥｉフレームメモリ２０〜２２をアクセスする際、０
″にされる。

ＴＲｉフレームメモリ２０〜２２の１行分の画素データ
をシフトレジスタ詔〜妬に又はシフトレジスタ詔〜怒か
ら転送するための信号。

ＷＥ；フレームメモリ２０〜２２のリード、ライトの区
別およびシフトレジスタ詔〜δとフレームメモリ２０〜
２２間の１行分のデータ転送方向の区別を次のように行
なうための端子。

ＣＥが“０”の場合 ＷＥが“０”でライト ＷＥが“１”でリード ＴＲが１０″の場合 ＷＥが“０”でシフトレジスタ２３〜２５からフレーム
メモリ２０〜２２へ転送 ＷＥが１″でフレームメモリ２０〜２２からシフトレジ
スタ詔〜四へ転送 また、シフトレジスタ詔〜δは、フレームメモ１ノ２０
〜２２の１行分の画素データを記憶するだけの段数を有
し、その端子には、フレームメモリ２０〜２２と１行分
の画素データの並列転送を行なうための端子と、マルチ
プレクサ３０〜３２からのデータを最終段に取り込むた
めの端子と、セレクタ３７に初段のデータを送出する端
子とがある。このシフトレジスタ詔〜怒は、コントロー
ラ５７から送出されるシフトクロック５ＣＬＫＩ〜５Ｃ
ＬＫ３が加わる毎にその内容を順次１段ずつシフトする
。

レジスタ３８〜４０は第２のシフトレジスタを構成し、
レジスタ３８が第１段目、レジスタ３９が第２段目、レ
ジスタ４０が第３段目である。第１段目のレジスタ羽に
シフトレジスタｎ〜δの中からセレクタ訂によって選択
された一つのシフトレジスタの出力がセットされ、シフ
トクロック５ＣＬＫＩ〜ＳＣＬに３の論理和により順次
第２段目、第３段目のレジスタ３９．４０にシフトされ
る。これらレジスタ３８〜４０の出力は乗算器４４〜４
６の一方の入力に加えられる。なお、ＣＬＲＥＧはレジ
スタ３８〜４０の内容を１０”にするクリア信号である
。

係数メモリ詔は、第７図に示したような荷重係数−１，
ｊを記憶するＲＡＭで、そのデータ入出力端子ＤＩ１０
はレジスタ４１〜４３に接続されると共にデータトラン
スミッタ／レシーバ５を介してメインＣＰＵ５１のシス
テムデータバス６０（ＳＤＢ）につながる。また、アド
レス端子ＡＤＲとチップセレクト端子ＣＥはマルチプレ
クサ５４に接続され、ライトイネーブル端子ＷＥはメモ
リリード／ライトコントロール回路５２に接続される。

　　　　　　”レジスタ４１〜４３は、係数メモリ５３
から読出された荷重係数旧、ｊをロードコントロール信
号ｍｌ〜ｍ３のタイミングで記憶するレジスタであり、
各出力は乗算器４４〜４６の他方の入力に加えられる。

乗算器４４〜４６は、入力された２つのデータを乗算し
、その結果を加算器４７に加え、加算器４７はこれを加
算しその結果を加算器４８の一方の入力に加える。加算
器４８の他方の入力にはセレクタ３７で選択されたデー
タがアンド回路４９を介して加えられ、両者の加算値が
ここで求められてセレクタ５０に送出される。

セレクタ５０は、加算器４８の合計１６ビツトの出力の
うち、上位８ビツトの内容を信号ｚＩとし、下位８ビツ
トの内容を２２、任意の連続した８ビツトを２３として
それぞれマルチプレクサ３０〜３２に出力するものであ
る。

メインＣＰＵ５１は、システムデータバス６０と、シス
テムアドレスバス５９を有し、システムデータバス（資
）はマイクロプログラムコントローラ５７の制御を行な
うコマンド・スタート／ストップ制御回路５６に接続さ
れると共に、データトランスミッタ／レシーバ５５を介
して係数メモリ５３に、データトランスミッタ／レシー
バ２６〜２８を介してフレームメモリ２０〜２２に接続
され、システムアドレスバス５９はマルチプレクサ３３
．５４に接続される。また、メインＣＰＵ５１からメモ
リリード／ライトコントロール回路５２ヘリ−ドライド
コントロール信％Ｒ／Ｗが送出され、コントローラ５７
からの処理の終了を示す信号「を受ける。

マイクロプログラムコントローラ５７は、空間積和演算
の制御を行なうもので、次のような内容の信号を周辺回
路へ送出する。

信号ａ；ビデオデジタイザ２９によるビデオ信号の砲り
込み指令 信号ｂ；アドレスカウンタ３４のスタートアドレスロー
ド、アドレスカウンタ３４内のＸ（行）カウンタ、Ｙ（
列）カウンタのカウントアツプを制御するための信号 信号Ｃ：レジスタ３５の制御信号 （ｔｉ号ｄ；マルチプレクサ羽、５４の切換信号信号ｅ
；メモリリード／ライトコントロール回路５２への制御
信号 信号ｆ；制御回路５６から与えられた処理が終了したこ
とをメインＣＰＵ５１へ通知する信号信号ｇ−ｉ　；マ
ルチプレクサ３０〜３２の切換信号５ＣＬＫＩ〜５ＣＬ
Ｋ３　；シフトレジスタ２３〜２５．レジスタ３８〜４
０のシフトクロック 信号ｍ１〜ｍ３Ｈレジスタ４１〜４３のロードコントロ
ール信号 信号ｎ；アンド回路４９のゲート信号で、第１演算中に
′Ｏ”となってアンド回路４９を閉じる信号０；セレク
タ３７の制御信号 信号ｐ；係数メモリ５３のアドレス信号信号ｑ；フレー
ムメモリ転送モード制御回路５８の制御信号 ＣＬＲＥＧ　、レジスタ３８〜４０のクリア信号Ｕ〜Ｗ
；フレームメモリ２０〜２２のチップセレクト信号 また、コントローラ５７は次の信号を受信する。

信号ａ°　；ビデオデジタイザ２９からのサンプリング
中とサンプリング終了を示す信号 信号ｂ　’　　ｉアドレスカウンタ３４のＸカウンタ、
Ｘカウンタが所定値になったことを示す信号また、第３
図において、ビデオデジタイザ２９は図示しないＩＴＶ
等のカメラからのビデオ信号を所定の周期でサンプリン
グして得た画素データをマルチプレクサ３０〜３２に送
出する。このようなサンプリング動作は、コントローラ
５７からのビデオ信号取り込み指令ａが送出されたとき
行なわれ、サンプリング期間中はその旨およびサンプリ
ング終了時はその旨を示す信号ａ′をコントローラ５７
へ送出する。

アドレスカウンタ３４は、ＸカウンタとＸカウンタを有
し、Ｘカウンタの内容のみを加算器３６に加え、ここで
レジスタ３５からのオフセットアドレスΔＹと加算され
、Ｙ＋ΔＹがマルチプレクサ羽を介してフレームメモリ
２０〜２２のアドレス端子ＡＤＲに加えられる。なお、
加算器３６は加算値が２５６になると０を出力する。

また、フレームメモリ転送モード制御回路５８は、コン
トローラ５７からの信号ｑに基づき、フレームメモリ２
０〜２２のトランスファ端子ＴＲ，−ＴＲ３に信号ｊ−
βを送出してそのレベルを制御する。

更に、メモリリード／ライトコントロール回路５２は、
メインＣＰＵ５１又はコントローラ５７からの信号に基
づき、フレームメモリ２０〜２２のチップイネーブル端
子ＣＥ、からＣＨ２に信号ｕ　”−ｗを、ライトイネー
ブル端子ＷＥ、〜ＷＢ３に信号ｒ　−ｔを送出してその
レベルを制御する。

次に、カメラで撮像されて得られた画像をフレームメモ
リ２０に記憶し、この記憶された画像の空間積和演算を
行なってその結果を元のフレームメモリ２０に記憶する
動作を例にして本実施例の動作を説明する。

〔フレームメモリ２０への処理対象画素データの取り込
み〕 例えばカメラの視野内に処理対象となる物体を置いて撮
像状態とした後、メインＣＰＵ５１から制御回路５６を
介してマイクロプログラムコントローラ５７へ処理対象
画素データのフレームメモリ２０への取り込みを指令す
ると、コントローラ５７は、アドレスカウンタ３４のＸ
カウンタ、Ｘカウンタおよびレジスタ３５からのオフセ
ントアドレスΔＹをそれぞれ零にクリアし、マルチプレ
クサ３０．３３をビデオデジタイザ四、加算器部側に切
換え、ビデオデジタイザ２９にビデオ信号の取り込みを
指令する。

これに応じてビデオデジタイザ２９は、ビデオ信号の有
効領域の始点（通常第１水平走査線の開始点）を検出し
、以後有効領域を所定の周期でサンプリングし、ディジ
タルな画素データをマルチプレクサ３０〜３２に加える
。また、サンプリング中であることをコントローラ５７
へ通知する。コントローラ５７はこの通知を受けると、
所定の周期でアドレＸカウンタ３４のＸカウンタをカウ
ントアツプすると共に、シフトクロック５ＣＬＫＩをシ
フトレジスタ詔に送出する。これにより、ビデオデジタ
イザ四から出力された画素データがマルチプレクサ３０
を介してシフトレジスタ詔に１画素ずつ入力されていく
。１行分の画素データがシフトレジスタ詔に入力される
と、アドレスカウンタ３４のＸカウンタはオーバフロー
するので信号ｂ”によりコントローラ５７がそれを検知
すると、Ｘカウンタを零にクリアし、シフトレジスタ詔
の内容をフレームメモリ２０の第０行に転送する。この
転送は、フレームメモリ２０のＴＥ、端子とＷＥ、端子
を共に０”にすることで行なわれる。シフトレジスタの
内容の転送が終了すると、Ｘカウンタの内容は１にカウ
ントアツプされる。

最初の水平帰線期間が終り、再びケンブリング中信号が
ビデオデジタイザ四からコントローラ５７に加えられる
と、上述と同様な処理が再び行なわれ、シフトレジスタ
詔に入力された第２行目の画素データがフレームメモリ
２０の第１行のアドレスに記憶される。このような動作
は、最終行まで行なわれ、最終行の最後にビデオデジタ
イザ四から取り込み終了信号がコントローラ５７に送出
されると、コントローラ５７は信号ｆにより処理対象画
素データをフレームメモリ２０に転送し終えたことをメ
インＣＰＵ５１に通知する。

以上の処理によりフレームメモリ加に記憶された画素デ
ータとして、以後第２図に示す配置のデータを用いる。

〔係数メモリ５３への荷重係数の記憶〕これは、画素デ
ータの鮮鋭化等の演算の目的に応じ、メインＣＰＵ５１
が係数メモリ５３の内容を書換えることで行なわれる。

〔空間積和演算の実行〕

これは、メインＣＰＵ５１から制御回路部を介してコン
トローラ５７にフレームメモリ加の空間積和演算の開始
指令が発せられることにより開始される。

第４図〜第６図は上記空間積和演算が行なわれていると
きの第３図示装置各部の信号波形の一例を示すタイミン
グチャートであり、第４図は開始時点からフレームメモ
リ２０の第２行目の画素データＦＯ１１〜Ｆ２５５．１
の第１演算が終了するまでの期間、第５図はそれから画
素データＦＯ１１〜Ｆ２５５．１の第２演算が終了する
までの期間、第６図はそれから画素データＦＯ１１〜Ｆ
２５５．１の第３演算が終了までの期間のタイミングチ
ャートである。

（第４図参照） コントローラ５７は、フレームメモリ２０の空間積和演
算の開始が指令されると、先ずマルチプレクサ３０を信
号２３側に、マルチプレクサ３１を信号２１側に、マル
チプレクサ３２を信号２２側に、マルチプレクサ３３を
加算器３６側に、マルチプレクサ５４を信号ｐ、側にそ
れぞれ切換え、セレクタ３７をシフトレジスタ詔の出力
がレジスタ３８に加わり、シフ１−レジスタ２４の出力
を上位８ビツトとして又シフトレジスタ２５の出力を下
位８ビツトとしてアンド回路４９に加わるように設定す
る。また、第４図に示すように、アドレスカウンタ３４
のＸカウンタをｏ、、Ｘカウンタを１に初期設定し、レ
ジスタ３８〜４０の内容をＯにし、レジスタ３５からの
オフセットアドレスΔＹを−１にし、信号ｎを０”にし
てアンド回路４９を閉じる。そして、このタイミングで
フレームメモリ２０のトランスファ端子ＴＲＩを“０”
、ライトイネーブル端子ＷＥ、を“１″とする。これに
より、フレームメモリ２０の第０行目の画素データｐｏ
、ｏ〜Ｆ２５５．０がシフトレジスタ加に転送される。

この転送が完了すると、コントローラ５７は所定の周期
でシフトクロック５ＣＬＫＩを１個発生し、シフトレジ
スタ詔中のＦＯｌｏをレジスタ３８にシフト入力する。

次に、Ｘカウンタの内容を１にカウントアツプすると共
に、シフトクロック５ＣＬＫＩを１個発生してレジスタ
３８にＦｌ、０を、レジスタ３９にＦＯｌｏを記憶させ
る。なお、この処理が完了するまでに、コントローラ５
７はレジスタ４１〜４３に第１演算用の荷重係数−３，
１，Ｗ２，１．Ｗｌ、１をセットする。

以上の操作を終えると、加算器４７．４８の出力にはＦ
Ｏ１■の第１演算結果が出力されることになる。

そこで、コントローラ５７はシフトクロックＳＣＬＫＩ
〜５ＣＬＫ３を送出することにより、加算器４８の上位
８ピントをシフトレジスタＵに、下位８ビツトをシフト
レジスタ５に取り込むと共に、シフトレジスタ部から次
の画素データＰ２，０をレジスタ羽に転送し、レジスタ
３９にレジスタあの内容（Ｆｌ、０）　。

レジスタ４０にレジスタ３９の内容（Ｆｏ、０）をセッ
トする。これにより、今度はＦｌ、１の第１演算結果が
加算器４８の出力に現れるので、前回と同様にシフトク
ロック５ＣＬＫＩ〜５ＣＩＪ３を送出することにより、
ＰＬ、　ｌの第１演算の結果の上位８ビツトをシフトレ
ジスタＵに、下位８ピントをシフトレジスタ５に取り込
むと共に、次の画素データＦ３，０をレジスタ羽にシフ
ト入力する。

以上の操作が繰返され、レジスタ羽にＦ２５５．．０、
レジスタおにＦ２５４．Ｏ、レジスタ４０にＦ２５３．
０がセントされると、Ｆ２５４，１の第１演算が行なわ
れ、レジスタ３８に無意データ＊（シフトレジスタ部の
１回目のシフト時に入力されるマルチプレクサ園の出力
）、レジスタ３９にＦ２５５，０、レジスタ４０にＦ２
５４．０がセットされると、Ｆ２５５．１の第１演算が
行なわれ、これが終了した時点でシフトレジスタ部、２
４にはＦＯ９１〜Ｆ２５５．１の合計２５６画素データ
の第１演算結果の上位８ビツトが記憶され、シフトレジ
スタ部にはその下位８ビツトが記憶される。

（第５図参照） 第１演算が終了すると、コントローラ５７゛は、レジス
タ３５からのオフセットアドレスΔＹを０に変更せしめ
、フレームメモリ２０のトランスファ端子ＴＲ，を“０
”、ライトイネーブル端子ＷＥ、を“１”にすることに
より、フレームメモリ２０の第１行の画素データＦＯ１
１〜Ｆ２５５．１をシフトレジスタ部に転送する。また
、第２演算のためにレジスタ４１にＷ３．２、レジスタ
４２にＷ２，２、レジスタ４３に−１，２をセットする
。そして、シフトクロック５ＣＬＫＩを２個発生するこ
とにより、レジスタ３８にＦｌ、１、レジスタ３９にＰ
Ｏ４１を転送し、アンド回路４９を開いてシフトレジス
タｕ、２５の出力を加算器４８に入力する。これにより
、Ｆｏ、１の第２演算が行なわれて加算器４７からその
結果が出力され、そのときシフトレジスタｕ、２５から
はＦｏ、１の第１演算結果が出力されているので、加算
器４８の出力はＦＯｌｌの第１演算と第２演算の和とな
る。

そのため、シフトクロック５ＣＬＫＩ−ＳＣＬＫ３が送
出されると、加算器４８のＦｏ、１の第１．第２演算結
果の和の上位８ビツトがシフトレジスタ部、２４に取り
込まれ、シフトレジスタ部にはその下位８ビツトが取り
込まれる。そして、このシフトクロック５ＣＬＫＩ〜５
ＣＬＫ３により、レジスタ３８にＦ２，１が、レジスタ
３９にＦｌ、１が、レジスタ４０にＦｏ、　１がそれぞ
れシフト入力され、またシフトレジスタｕ、２５からは
Ｆｌ、１の第１演算結果が出力されるので、加算器４８
の出力はＦｌ、１の第１．第２演算結果の和となる。

このような動作が繰返され、レジスタ３８にＦ２５５１
１、レジスタ３９にＦ２５４．１、レジスタ４０にＦ２
５３．１がセットされると、Ｆ２５４．１の第２演算が
行なわれ、レジスタ３８に無意データ＊（シフトレジス
タ部の１回目のシフト時に入力されるマルチプレクサ３
０の出力）、レジスタ３９にＦ２５５，１、レジスタ４
０にＦ２５４．１がセントされると、Ｆ２５５．１の第
２演算が行なわれ、これが終了した時点でシフトレジス
タ部。

２４にはＦＯ９１〜Ｆ２５５．１の合計２５６画素デー
タの第１゜第２演算結果の和の上位８ビツトが記憶され
、シフトレジスタ部にはその下位８ビツトが記憶される
。

（第６図参照） 第２演算が終了すると、コントローラ５７は、レジスタ
５力１らのオフセットアドレスΔＹを千１に変更せしめ
、フレームメモリ２０のトランスファ端子ＴＲ，をＯ”
、ライトイネーブル端子ＷＥ。

を１′にすることにより、フレームメモリ２０の第２行
の画素データＦ０．２〜Ｆ２５５．２をシフトレジスタ
部に転送する。また、第３演算のためにレジスタ４１に
−３，３、レジスタ４２に礼、３、レジスタ４３に１１
１１．３をセントする。そして、シフトクロック５ＣＬ
ＫＩを２個発生することにより、レジスタ３８にＦｌ、
２、レジスタ３９にＦｏ、２を転送する。これにより、
ＰＯ９１の第３演算が行なわれて加算器４７からその結
果が出力され、そのときシフトレジスタ２４．２５から
はＰＯ９１の第１．第２演算結果の和が出力されている
ので、加算器４日の出力はＦＯｌｌの空間積和演算結果
となる。

この時、シフトクロックＳＣＬに１〜５ＣＬＫ３が送出
されると、加算器４８のＦＯ９１の空間積和演算結果の
上位８ビツトがシフトレジスタ２４に取り込まれ、シフ
トレジスタ５にはその下位８ビツトが取り込まれる。ま
た、シフトレジスタ詔には任意の連続した８ビツトのデ
ータが取り込まれる。そして、このシフトクロック５Ｃ
ＬＫＩ〜５ＣＬＫ３により、レジスタ３８に１２，２が
、レジスタ３９にＦｌ、２が、レジスタ４０にＦＯ１２
がそれぞれシフト入力され、またシフトレジスタ２４．
２５からはＦｌ、１の第１．第２演算結果の和が出力さ
れるので、加算器４８の出力はＦｌ、１の空間積和演算
結果となる。

このような動作が繰返され、レジスタ３日にＦ２５５．
２、レジスタ３９にＦ２５４，２、レジスタ４０にＦ２
５３，２がセットされると、Ｆ２５４，１の第３演算が
行なわれ、レジスタ３日に無意データ＊（シフトレジス
タ詔の１回目のシフト時に入力されるマルチプレクサ３
０の出力）、レジスタ３９にＦ２５５．２、レジスタ４
０にＦ２５４．２がセットされると、Ｆ２５５，１の第
３演算が行なわれ、これが終了した時点でシフトレジス
タ詔にはＦＯ１１〜Ｆ２５５．１の空間積和演算結果の
任意の連続した位８ビットが記憶され、シフトレジスタ
Ｕにはその上位８ビツトが記憶され、シフトレジスタ怒
にはその下位８ビツトが記憶される。

そこで、コントローラ５７は、レジスタ３５からのオフ
セットアドレスΔＹをＯに変更せしめ、フレームメモリ
２０のトランスフプ端子Ｔ　Ｒｌ　ヲ“０″。

ライトイネーブル端子ＷＥ、を“０″にし、シフトレジ
スタ詔の内容をフレームメモリ２０の第１行目に転送す
る。

以上で、フレームメモリ２０に記憶された第１行目の画
素データについて空間積和演算が完了したことになり、
コントローラ５７は、Ｙカウンタをカウントアツプして
上記と同様な処理により、フレームメモリ２０の第２行
目〜第２５４行目の画素データの空間積和演算結果を求
め、これをフレームメモリ２０の第２行目〜第２５４行
目に記憶する。そして、全ての処理が終了すると、コン
トローラ５７は信号ｆによりメインＣＰＵ５１にその旨
を通知する。

〔メインＣＰＵ５１による空間積和演算結果の認識〕メ
インＣＰＵ５１から制御回路５６を介してコントローラ
５７にストップ指令を入力すると、コントローラ５７は
マルチプレクサ３３をシステムアドレスバス６０側に切
換える。これによりメインＣＰＵ５１はフレームメモリ
２０〜２２に対するアクセスが可能となり、データトラ
ンスミッタ／レシーバ２６を介してフレームメモリ２０
に記憶された演算結果を読出して認識する。

以上の動作は、フレームメモリ２０に記憶された画素デ
ータを処理する場合のものであるが、フレームメモリ２
１に記憶された画素データを処理する場合は、例えばシ
フトレジスタ詔に加算器５０の上位８ビツトを記憶させ
、シフトレジスタ四にその下位８ビツトを格納させるよ
うに制御される。

また、以上の実施例は、３行×３列の空間積和演算を行
なう装置を示したが、本発明は５行×５列、７行×７列
等の空間積和演算に対しても適用可能である。

〔発明の効果〕

以上説明したように、本発明によれば、フレームメモリ
から画素データを一つずつ読出すのではなく、フレーム
メモリに設けられたシフトレジスタに１行分の画素デー
タを並列に読出し、これをシフトすることで行なってい
るので、読出し時間が短縮され、またＮｆｌの乗算器で
並列処理を行なうので全体として処理時間を早めること
ができる。

また、使用する乗算器はＮ行Ｎ列の空間積和演算の場合
Ｎ１１ｌで足り、また、空間積和演算の第１演算結果、
第２演算結果等の途中の結果を格納するシフトレジスタ
として別のフレームメモリに設けられたシフトレジスタ
を用いており、この点からも経済的な構成となる。

【図面の簡単な説明】

第１図は本発明の構成説明図、 第２図は本発明の詳細な説明に用いる画素データの配列
を示す図、 第３図は本発明の実施例の要部ブロック図、第４図〜第
６図は空間積和演算が行なわれているときの第３図示装
置各部の信号波形の一例を示すタイミングチャート、 第７図は３行×３列の空間積和演算の説明図、第８図、
第９図は従来の空間積和演算装置の説明図である。 １１ａ、ｌｌｂ；複数の画素データを記憶するフレーム
メモリ、Ｉ２ａ、１２ｂ；第１のシフトレジスタ、１３
；第２のシフトレジスタ、１４重〜１４３；荷重係数が
セントされるレジスタ、１５、〜１５３；乗算器、１６
　、第１の加算器、１７；第２の加算器、１８；セレク
タ

Claims (1)

1. 【特許請求の範囲】 画素データの空間積和演算を、予め係数メモリに記憶さ
   れたＮ行Ｎ列の荷重係数を用いて行なう装置において、 複数面のフレームメモリと、 各フレームメモリに対応して設けられ、シリアル入出力
   端子と前記フレームメモリに接続されたパラレル入出力
   端子とを有し、前記フレームメモリの１行分の画素数と
   等しい段数を有する第１のシフトレジスタと、 Ｎ個の段数を有する第２のシフトレジスタと、Ｎ個の荷
   重係数がセットされるＮ個のレジスタと、 前記第２のシフトレジスタの各段の出力と対応する前記
   レジスタの出力を乗算するＮ個の乗算器と、 該Ｎ個の乗算器の出力を加算する第１の加算器と、 該第１の加算器の出力を一方の入力とする第２の加算器
   と、 前記複数個の第１のシフトレジスタのシリアル出力を入
   力とし、空間積和演算を行なう画素データが記憶された
   前記フレームメモリに対応する第１のシフトレジスタの
   シリアル出力を前記第２のシフトレジスタに入力すると
   共に、途中の演算結果を格納するために割当てられた他
   の第１のシフトレジスタのシリアル出力を前記第２の加
   算器の他方の入力に出力するセレクタと、 前記第２の加算器の出力を前記複数個の第１のシフトレ
   ジスタのシリアル入力端子に加える手段と、 前記複数個のフレームメモリと対応する第１のシフトレ
   ジスタとの間における１行分のデータの転送制御、前記
   第１のシフトレジスタと前記第２のシフトレジスタのシ
   フト制御、前記係数メモリから前記レジスタへの荷重係
   数のセット制御、前記セレクタの制御を行なう制御手段
   とを具備したことを特徴とする空間積和演算装置。