JPS6297067A - 画像信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像信号処理装置に関するものであり、より特
定的には、画像データの鮮鋭化、空間フィルタリング等
の画像信号処理を行う際、画像データ記憶装置と画像信
号処理装置との間の画像データの転送に係る時間を短縮
する画像信号処理装置に関する。

本発明の画像信号処理装置は、産業用ロボットにおける
対象物を識別するビジュアルセンサ等、種々の画像認識
装置の前処理として用いられる。

〔従来の技術〕

画像認識装置における画像信号処理装置は、種々の分野
において知られている。これらの画像信号処理装置にお
ける共通の課題の１つに信号処理スピードを向上させる
ことがある。すなわち画像信号処理においては一般に、
ぼう大な量の画像データについてたたみ込み積分（コン
ボリューション・インテグラル）等の空間的信号処理を
施こすので、信号処理の計算自体に相当時間がか＼る上
に、信号処理装置と画像データが記憶されているメモリ
との間のデータ転送回数が非常に多くデータ転送にも相
当時間がか＼る。このような時間は、特に画像信号処理
装置が産業用ロボットのビジュアルセンサ等のリアルタ
イムで作動させるような用途においては、応答性の上で
問題となる。

前者、すなわち信号処理計算時間の問題については主と
して分解能等の考慮の下にアルゴリズムの単純化、或い
は信号処理装置の高速化といった試みがなされている。

また後者、すなわちデータ転送時間の問題については、
高速メモリの活用、バスの高速化等が試みられている。

しかしながらいずれについても経済性の観点から制限が
課せられている。

以上の観点の下で、例えば産業用ロボットのビジュアル
センサの画像信号処理装置として採用されている１例と
して第６図に示す画像信号処理装置が知られている。当
該画像信号処理装置は、システムデータバス１００に接
続された演算制御装置（ＣＰＵ）Ｌ処理プログラム等が
記憶された主メモリ２および入出力（Ｔ１０）コントロ
ーラ３から成るコンピュータを有している。また画像信
号処理装置は、画像データバス１０１に接続された画像
信号処理部、すなわち、画像データフレームメモリ４、
マルチプレクサ５、ベクトルコンボリューションインテ
グラルブロセソサ１０、係数レジスタ１１、双方向性ゲ
ート９および画像処理制御回路１５′を有している。画
像データフレームメモリ４および制御回路１５′はシス
テムデータバス１００にも接続されている。

画像データフレームメモリ４は、複数のメモリユニット
４１〜４ｎを有している。各々のメモリユニットは、例
えばメモリユニット４１について述べると、ダイナミッ
クＲＡＭ４１ａとシリアル入出力回路４１ｂとから成る
。ダイナミックＲＡＭ４１ａは、各メモリセルが８ビツ
トである、２５６　Ｘ　２５６個のメモリセルを有して
いる。シリアル入出力回路４１ｂは、２５６個のシフト
レジスタを有し、２５６個のデータについてシリアルシ
フトが可能であると共に、２５６個のデータをダイナミ
ックＩ？ＡＭ４１ａの１列、すなわち２５６個のメモリ
セルに同時にアクセス可能なようになっている。データ
フレームメモリ４としてダイナミックＲＡＭ４１ａを用
いているのは、２５６　Ｘ　２５６個もの大量のデータ
を比較的低価格のメモリによって記憶させるためである
。しかしながらダイナミックＲＡＭは高速性は期待でき
ない。

従って、通常のランダムアクセスによりデータを１個ご
とアクセスを行うと、ダイナミックＲＡＭへのアクセス
時間が相当か＼る。そこで、シリアル入出力回路４１ｂ
を設けて１列車位でアクセス可能にしている。

−タをＡ／Ｄ変換器（図示せず）で８ビツトのディジタ
ルデータに変換しマルチプレクサ５を介してシリアル入
出力回路４１ｂに順次ストアする。１ライン走査後、シ
リアル入出力回路４１ｂに２５６個のデータが順次スト
アされると、これら２５６個のデータが同時に所望のロ
ウアドレスラインに接続されたダイナミックＲＡＭ４１
ａのメモリセルに記ｔａされる。以下同様に画像データ
を記憶していく。

画像処理時は、所望のロウアドレスラインに接続された
ダイナミックＲＡＭ４１ａの２５６個のメモリセルの値
が同時にシリアル入出力回路４１ｂに装荷され、装荷さ
れたデータがゲート１６、画像データバスｌＯ１、双方
向性バス９を介してヘクトルコンポリューシ１ンインテ
グラルブロセノサ１０′に入力されて、画像演算処理が
行なわれる。演算処理結果はダイナミックｌ？ＡＭ４１
ａに記憶される。演算処理結果は、上記同様２５６個同
時にシリアル入出力回路４１ｂに読み出され、それぞれ
順次Ｄ／Ａ変換器７に送出されてアナログの画像信号に
変換され、ＣＲＴディスプレイ８に印加され、表示され
る。

このように低価格で大容量のデータ記憶に適するダイナ
ミックＲＡＭの低速性を改善し、しかも高価格化を回避
せんとして上述のシリアル入出力回路を設けた画像デー
タフレームメモリ４を採用している。

画像制御回路１５′は上述のデータフレームメモリ４、
マルチプレクサ５、ゲート９，１６、ベクトルコンボリ
ューションイン、テグラルプロセソサ１０′等を制御す
る。コンピュータは画像信号処理部と他の処理部、例え
ば産業用ロボットの操作部等との調整の下に画像信号処
理部を総括制御する。

この例示においては画像信号処理装置として、ヘクトル
コンポリューションインテグラルプロセッサ１０′とベ
クトルコンボリューションインテグラルを行う際の重み
係数を記憶している係数レジスタ１１を示している。ベ
クトルコンボリューションインテグラルは一方向におけ
るたたみ込み積分を行うものである。注目画像データＤ
ｉｊの隣接するそれぞれ１個の画像データについて重み
係数ωｍ（ｍ＝ｏ、１．２）とした場合、第７図に図示
の画像データアレイについての３次のベクトルコンボリ
ューションインテグラルＧは、それぞれ、次の如くなる
。

ａ、Ｏ°力方 向ｏ＝Σ　　　　　　Σ　　　Ｄ　ｉ　ｊ　ωｍ−（１
１ｉ＝ｉ−１〜ｉ＋１　　ｊ＝ｃｏｎｓｔｍ＝　Ｏ〜２ ｂ９４５°方向 Ｇ４５＝Σ　　　　　　　　　Ｄｉｊ　　０ｍ　　　　
　　　−−（２）ｉ＝ｉ−１＝ｉ＋１ ｊ＝ｊ＋１　　＝ｊ−１ ｍ＝　　０〜２ Ｇ６９０°方向 Ｇ９゜＝Σ　　　　　　Σ　　　　　　　Ｄｉｊ　　０
ｍ　　−−（３１ｊ＝ｃｏｎｓｔ　　　　ｊ＝ｊ−１〜
ｊ’１ｍ＝　　Ｏ〜２ ｄ、　　１３５°方向 Ｇ＋ｚｓ＝Σ　　　　　　　　Ｄｉｊ　　０ｍ　　　　
　　　−−−（４）ｉ−１本１〜１−１ ｊ＝ｊ＋ｌ　　〜ｊ−１ ｍ＝　　Ｏ〜２ 他の方向、１８０°、２２５°、２７０°、３１５°方
向については省略する。

〔発明が解決しようとする問題点〕

以上のベクトルコンボリューションインテグラルを行う
に際し、０°方向については、ダイナミツクＲＡＭ４１
ａからの１列のデータ読出しにより２５６個の画像デー
タがシリアル入出力回路４１ｂに読み出され、これにつ
いて順次、注目画像データを右方向にずらして計算して
いけば良く、１回シリアル入出力回路４１ｂへのデータ
読出しにより、２５６個のベクトルコンボリューション
インテグラルが得られる。

ところが００以外の方向、例えば９０６方向についてみ
れば、注目画像データＤｉｊ　についてｊ−１゜ｊ＋ｊ
＋１の３列に係るＤｉ、ｊ−１、Ｄｉｊ　　、Ｄｉ、ｊ
＋１の画像デ・−夕が必要であるから、３回のデータ読
出しが必要となる。すなわち、シリアル入出力回路４１
ｂを設けても、特定方向、この例示においては０°方向
のベクトルコンボリューションインテグラルの計算のデ
ータ読出の高速性に寄与するにすぎず、他の方向につい
ては、シリアル入出力回路を介すると、通常のデータ１
個ごとのランダムアクセスの場合よりアクセス時間が長
くなるという問題がある。また、通常のセンダ１１アク
セスでは、依然としてデータ読出しの高速性に欠けるの
である。

従って、シリアル入出力回路付画像データフレームメモ
リの特徴を活用しつつ、経済的且つベクトルコンボリュ
ーションインテグラルの方向性に依存されず高速なデー
タ転送が可能な画像信号処理装置が要望されている。

〔問題を解決するための手段、および、作用〕本発明に
おいては、マトリクス状に配設されて成る複数のメモリ
セル、およびマトリクスの１列の複数のメモリセルに同
時に複数のデータを読出又は書込むように構成され且つ
該読出又は書込のデータをシリアルに転送するシリアル
入出力回路を有するデータ記憶装置、前記シリアル入出
力回路と同じデータ保持容量を有し且つシリアル転送可
能な第１および第２のレジスタ回路であって、第１のレ
ジスタ回路の入力が前記シリアル入出力回路の出力に接
続され、第２のレジスタ回路の入力が第１のレジスタ回
路の出力に接続されたもの、および、前記シリアル入出
力回路、および第１および第２のレジスタ回路の出力、
および、係数レジスタに接続され該係数レジスタからの
係数に基づき前記シリアル入出力回路および第１および
第２のレジスタ回路からの入力を画像処理する装置を具
備する画像信号処理装置、が提供される。

本発明においては、さらに、マトリクス状に配設されて
成る複数のメモリセル、およびシリアルに複数のデータ
を入力し、少くともマトリクスの１列の複数のメモリセ
ルに同時に複数のデータを書込むように構成され且つ書
込のデータをシリアルに転送するシリアル入出力回路を
有する付加的データ記憶装置を具備する画像信号処理装
置が提供される。

前記データ記憶装置のシリアル入出力回路、第１および
第２のレジスタ回路に入力されたデータについて前記画
像処理装置において順次画像処理を行ない、該画像処理
結果を前記付加的データ記憶装置内のシリアル入出力回
路に順次入力し該シリアル入出力回路において所定のシ
ＩＪアル転送処理後付加的データ記ｉ＠装置内の複数の
メモリに画像処理結果を記憶させる。

〔実施例〕

本発明の一実施例としての画像信号処理装置の構成図を
第１図に示す。

第１図において、画像信号処理装置は、双方向性ゲート
１３．１４を介して第１および第２のハス１１０．１２
０に接続されたデータ記１、ｑ装置２０、同様に双方向
性ゲー）１５．１６を介して第１および第２のバス１１
０，１２０に接続されたデータ記憶装置３０、係数レジ
スタ１１、画像処理装置としてのベクトルコンポリュー
ションインテグラルプロセノサ１０、第１および第２の
レジスタ回路４１　、４２、単方向性ゲート１７、およ
び制御回路１９を有している。データ記憶袋Ｎ２０　、
３０および制御回路１９はシステムパス１００にも接続
されている。

ＣＰＵ１、主メモリ２および入出力コントローラ３は従
来と同様である。また第１図には、簡略化のため、第５
図におけるマルチプレクサ５、カメラ６、Ｄ／Ａコンバ
ータ７、ＣＲＴ８は図示していない。

データ記憶装置２０　、３０はともにメモリセル部２１
゜３１とシリアル入出力回路２２　、３２から構成され
ており、同一仕様の下で製造されている。すなわちメモ
リセル部２１　、３１はともにグイナミソクＲＡＭで、
第２図に図示の如く、（２５６０−）　Ｘ　（２５６カ
ラム）−６４にバイトのメモリセルを有し、各メモリセ
ルは８ビツトである。この実施例では、データ記憶装置
２０は、画像信号処理用データ、すなわち、第５図を参
照すると、カメラ６で走査されＡ／Ｄ変換されてマルチ
プレクサ５を介して保存された、８ビツト、２５６階調
のグレースケールのデータが１メモリセルに１画素の画
像データとして記憶するのに用いる。他方、データ記憶
装置３０はベクトルコンボリューションインテグラルの
結果を保存するのに用いる。勿論データ記４Ｌｒ！装置
２０　、３０の使用目的は、上記とは逆であってもよい
。

シリアル入出力回路２２　、３２はともに、２５６個の
シフトレジスタおよびポインタシフトレジスタを有して
おり、メモリセル２１　、３１の１カラム上の２５６メ
モリセルに同時に２５６個のデータを書込み、又は読出
しすることが可能であり、シフトレジスタはサイクリッ
クに２５６個のデータをシフトすることが可能であると
共に、ポインタシフトレジスタで指定されたものから順
次、データを入力又は出力することができるようになっ
ている。

第３図に、プロセッサ１０の内部回路と、関連する係数
レジスタ１１、および、シリアル入出力回路２２内のシ
フトレジスタＳＲ１、およびレジスタ回路（ＳＨＲ１，
５ＨＲ２）４１．４２の接続関係を図示する。プロセッ
サ１０は乗算器１０ａ。

１０ｂ、ｌ０Ｃ１および加算器１０ｄから構成されてお
り、３次のベクトルコンポリ、ブージョンインテグラル
： Ｇ＝ωｏ　Ｄｏ　　＋ωｌ　　ＤＩ　　＋ω２Ｄ２　　
　　（５）を行う。係数レジスタ１１は３個のレジスタ
ｌｌａ〜１１Ｃを有しており、それぞれ重み係数ω。。

ω２．ω２、例えばω。−一１．ω。＝１．ω２＝０を
乗算器１０ａ〜１０ｃに与える。シフトレジスタＳＲＩ
、レジスタ回路４１　、４２はいずれも、８ビア　）　
Ｘ　２５６個の画像データを保持し且つシフト可能なも
のであり、その最下位レジスタＲ１が乗算器１０ｃ　、
　１０ｂ　、　１０ａに接続されており、ベクトルコン
ボリューションインテグラルのデータＤ。。

Ｄｔ、Ｄｚを入力端子１１〜Ｉ３に印加する。

シフトレジスタＳＲＩのデータはプロセッサ１００入力
端子Ｉ、に印加されると共にレジスタ回路４１の最上位
レジスタＲ２５６の入力ともなり、またレジスタ回路４
１の最下位レジスタＲ１からのデータはプロセッサ１０
の入力端子Ｉ２に印加されると共にレジスタ回路４２の
最上位レジスタＲ２５６の入力ともなっている。

制御コ■回路１９は、第１図に図示の各回路を制御する
。

第４図を参照して、第７図における３１５′″（−１３
５゜方向のへクトルコンボリューションインテグラルを
行う場合の第１図の信号処理回路の動作を説明する。第
４図において、ＳＲＩはシリアル入出力回路２２のシフ
トレジスタ、５ＨＲ１，５）（Ｒ２はそれぞれレジスタ
回路４１　、４２のシフトレジスタを示す。

ステップミニデータ記’Ｌ！　Ｗ　Ｗ　２０のメモリセ
ル２１の第１行目の全画像データＤ５．１〜ＤＩ＋２５
６をシフトレジスタＳＲＩに読出す。

ステップｂ：シフトレジスタＳＲＩの２５６個の画像デ
ータＤ５．．〜Ｄ　＋、　ｚｓｂをシフトレジスタＳ　
ＨＲ１にシフト転送する。

ステップＣ：メモリセル２１の第２行目の全データＤ２
１．〜Ｄ！＋ＺＳ６を一旦シフトレジスタＳＲＩに読出
し、ポインタソフトレジスタを用いてデータ１個分シフ
ト転送開始アトレフをずらし、Ｄｚ、＋　　、　Ｄ２１
ＺＳ６　・・・、　Ｄ２．：１．　Ｄ２．２の順になる
ように指定する。

ノテノプｄ；シフトレジスタＳＨＲ１の内容をソフトレ
ジスタ５ＨＲ２，シフトレジスタＳＲ１の内容をシフト
レジスタ５ＨＲＩにそれぞれ転送する。

ステップＣ：メモリセル２１の第３行目の全データＤ３
．１　”Ｄ３＋２５６を一旦シフトレジスタＳＲＩに読
出し、ポインタシフトレジスタを用いてデータ２個分シ
フト転送開始アドレスをずらし、Ｄ、ｌ、ｚ　　＋　］
：ｈ＋＋　　＋　Ｄｚ、２５６・・・＋Ｄｆｆ＋４１の
順になる様に指定する。

ステップｆ：以上にて、各シフトレジスタＳＲ１，５Ｈ
ＲＩ　、５ＨＲ２の最下位レジスタにはそれぞれ、Ｄ２
　＝Ｄｚ、ｙ　　、　Ｄ＋　　＝Ｄｚ、ｔ　　、　Ｄ。

＝ＤＩ、Ｉが準備されたので、前述の第５弐に基いて、
プロセッサ１０において注目画像データＤ２１１’＋　
［）２，２５６　　＋・・・＋　Ｄ　２．３　１　Ｄ２
１　ｔの順でベクトルコンボリューションインテグラル
を計算する。

計算結果はゲート１７　、１５を介して、データ記１、
ａ装置３０内のシリアル入出力回路３２のシフトレジス
タＳＲ２に保持させ、２５６個の結果が全てＳＲ２に保
持されたら、メモリセル３１にストアする。

ステップｇ：メモリセル２２の第４行目の全データＤ４
，１〜Ｄ４＋２５６を一旦シフトレジスタＳＲＩに読出
し、ポインタシフトレジスタを用いてデータ３個分シフ
ト転送開始アドレスをずらし、Ｄａ、３　、ＤＪ、Ｚ　
　ｌ・・・＋　Ｄ　４＋　５　　。Ｄａ、４の順になる
様に指定する。

ステップｈ：これによりＤｚ　−Ｄａ、ａ　　、　Ｄ＋
　　＝Ｄｚ、ｚ　　、　ＱＯ＝Ｄ２．２についてステッ
プｆと同様に注目画像データＤ３．２　　、　Ｄｙ、＋
　　＋　Ｄ、＋ｚｓｂ　。

・・・、Ｄ：ｌ、Ｓ　　Ｉ　Ｄｚ、３の順でベクトルコ
ンボリューションインテグラル計算を行ない、その結果
をシリアル入出力回路３２のシフトレジスタＳＲ２に保
持させデータ記憶装置３０のメモリセル３１にストアす
る。

メモリセル３１への結果のストアは種々考えられるが、
ＣＲＴディスプレー８への表示の便利さを考慮してメモ
リセル２１の注目画像データがストアされているアドレ
スに対応するメモリセル３１のアドレス、例えばメモリ
セル２１内のデータＤ２，２のストアアドレスに対応す
るＭＣＺ、２にストアしていく場合を例示する。尚、こ
の例示において、第２図の周縁にある画像データＤ１．
１〜Ｄ１１２５６　　＋　Ｄ＋＋＋〜Ｄ２Ｓ６．　＋　
　＋　Ｄ２５６１　＋　〜ＤＺ５６＋ｔｓｂ　　＋　Ｄ
＋＋ｚｓ６〜ＤＺＳ６＋２５６を注目画像データとする
ベクトルコンボリューションインテグラルを正しく行っ
ていないので、ＣＲＴディスプレー８へ意味不明なデー
タが表示されるのを防止するため、少くとも上記周縁画
像データのストアに対応するメモリセル３１内のメモリ
をクリアすることが望ましい。

上記ステップｅの時にシリアル入出力回路３２のシフト
入力開始アドレスをポイントシフトレジスタをもちいて
、データ１個分ずらしておくことにより、Ｉ）Ｚ、Ｉ　
　＋　Ｄ２＋２Ｓ６　　＋・・・＋　Ｄ２１：ｌ　　＋
　Ｄ２１２の順序でベクトルコンボリューションインテ
グラルの結果を受信しそれをメモリセル３１の第２行目
ヘスドアすると、メモリセル２１内のデータアドレスと
、ベクトルコンボリューションインテグラルを実行した
結果がメモリセル３１の対応するアドレスにストアされ
る。

ステップｇで得た注目画像データＩ）１．２　１　Ｄｚ
、、ＩＤ：１．２Ｓ６　　＋・・・Ｄｚ、４　　、Ｄｚ
、３に対応する結果は、シリアル入出力回路３２のシフ
ト入力開始アドレスを前回（ステップｅ）よりさらにデ
ータ１個分ずらしておき順次シフトインして一行分のベ
クトルコンボリューションインテグラルの結果を保持し
て、ステップｈによりメモリセル３１の第３行目ヘスド
アする。

上記ステップａ　％　ｄは一種の初期設定動作であり、
第２回目以降、すなわち、第３行目以降の注目画像デー
タに対する計算以降の動作は、ステップｇ、ｈを反復す
るのみでよい。

以上の動作において、メモリセル２１からのデータ読出
し、レジスタＳＲＩ　、５ＨＲＩ　、５ＨＲ２へのデー
タ設定およびプロセッサ１０における計算と、計算結果
のメモリセル３１へのデータ記憶は並行して行なわれる
。

第２図における枢軸上におけるデータ列Ｄ　２．２１・
・・、　Ｄ　２５５１２５％の上下のデータ列に対する
３１５゜方向ベクトルコンボリューションインテグラル
も　　　”同様に行う。以上の計算処理完了後、メモリ
セル３１のデータをＣＲＴディスプレー８へ出力する。

以上の動作から明らかなように、第１図の画像信号処理
装置によれば、第７図における４５°、１３５’。

２２５°方向ベクトルコンボリユーシヨンインテグラル
についても同様に信号処理することができる。

第７図における９０°、２７０°方向のベクトルコンボ
リューションインテグラル計算については、次の如く行
う。

ステップミニメモリセル２１の該当行のデータをシフト
レジスタＳＲＩにリードし、言亥当するデータが最下位
レジスタＲ１にあるようにシフトレジスタＳＲＩ内をシ
フトさせる。

ステップｂ：シフトレジスタＳＲ１のデータをレジスタ
５ＨＲＩに転送する。

ステップＣ：メモリセル２Ｉの次の行のデータについて
ステップａと同様に行う。

ステップｄ：レジスタＳＨＲ１の内容をレジスタ５ＨＲ
２、シフトレジスタＳＲＩの内容をレジスタ５ＨＲＩに
順次転送する。

ステップＣ：メモリセル２１のさらに次の行のデータに
ついてステップａと同様に行う。

ステップｆ：レジスタＳＲＩ　、５ＨＲＩ　、５ＨＲ２
の最下位レジスタに計算に必要なデータが設定されてお
り、これに基いてプロセッサ１０において計算を行う。

以下同様に、ステップｅ〜Ｆをくり返す。計算結果のメ
モリセル内１への保存も同様に行う。

０°、１８０’方向のベクトルコンボリューション計算
に際しては、レジスタ回路４１　、４２を介する必要な
く、例えば、第５図に図示の如く、プロセッサ１０内に
、又はその外部に、シリアル入出力回路２２と直列に３
個のシフトレジスタ１０８〜１０ｇを設ければよい。こ
の場合の画像データの読出し、計算結果の記憶は、非常
に簡単である。

以上の実施例において、データ記憶装置３０は、計算結
果の保存およびディプレー等への表示の容易性という観
点から設けたにすぎない。また、上記実施例においては
、注目画像データのアドレスに対応して結果を保存する
場合について述べたが、単に計算結果を順次保存するの
みの場合は、メモリセル３１内のデータをシリアル入出
力回路に読出すことなく、計算結果を順次シリアルレジ
スタＳＲ２に入力し、一連の結果が得られた段階で、一
括してストアすればよい。

上記実施例は、３次のベクトルコンボリューションイン
テグラルを行う場合について述べたが、３次に限らず、
またベクトルコンボリューションインテグラルに限らず
、フィルタリング等の画像信号処理にも適用し得る。

〔発明の効果〕

以上に述べたように本発明によれば、比較的筒車なレジ
スタ回路４１　、４２の如き回路を設けることにより、
４５°、９０°、　　１３５”　、　　２２５’、　　
２７０°。

３１５°方向の信号処理が迅速に行うことができる。

【図面の簡単な説明】 第１図は本発明の一実施例としての画像信号処理装置の
構成図、 第２図は第１図のメモリセル内のデータストアアレイを
示す図、 第３図は第１図のヘクトルコンポリューションインテグ
ラルプロセノサとその周辺回路図、第４図は第１図の処
理装置の動作説明図、第５図は第３図の他の実施例の回
路図、第６図は従来の画像信号処理装置の構成図、第７
図は画像データの信号処理形態を示す図、である。 （符号の説明） １・・・ＣＰＵ、　　　　　２・・・主メモリ、３・・
・Ｉ１０コントローラ、 １０・・・ベクトルコンポリューションインテグラルプ
ロセノサ、 １１・・・係数レジスタ、 １３〜１７・・・ゲート、　　　　１９・・・制御回路
、２０・・・データ記憶装置、２１・・・メモリセル部
、２２・・・シリアル入出力回路、 ３０・・・データ記憶装置、３１・・・メモリセル部、
３２・・・シリアル入出力回路、 ４１　、４２・・・レジスタ回路。 −ＲＯＷ ＋　　　　　２　　　　　　　　　　　２５５　　　２
５６第１回のメモリセル内のデータストアアレイ第２図
。 ＷｏＤｏ中ＷＩＤ＋＋Ｗ２Ｄ２ ベクトルコンボリュー／−ｌンインテグラルブロセノサ
と周辺回路図第３図 ＲＩ Ｄ２ １　計算、ストア ｈ　計算、ストア ５ＨＲＩ　　　　　　　　　　　　　　　　　　５ＨＲ
２第１図信号処理装置の動作説明図 第４図 ベクトルコンポリューノヨンインテグラルプロセッサの
回路図第５図 面像データの信号処理形態を示す図 第７図

Claims (1)

1. 【特許請求の範囲】 １、マトリクス状に配設されて成る複数のメモリセル、
   およびマトリクスの１列の複数のメモリセルに同時に複
   数のデータを読出又は書込むように構成され且つ該読出
   又は書込のデータをシリアルに転送するシリアル入出力
   回路を有するデータ記憶装置、 前記シリアル入出力回路と同じデータ保持容量を有し且
   つシリアル転送可能な第１および第２のレジスタ回路で
   あって、第１のレジスタ回路の入力が前記シリアル入出
   力回路の出力に接続され、第２のレジスタ回路の入力が
   第１のレジスタ回路の出力に接続されたもの、および、 前記シリアル入出力回路、および第１および第２のレジ
   スタ回路の出力、および、係数レジスタに接続され該係
   数レジスタからの係数に基づき前記シリアル入出力回路
   および第１および第２のレジスタ回路からの入力を画像
   処理する装置、を具備する画像信号処理装置。 ２、マトリクス状に配設されて成る複数のメモリセル、
   およびマトリクスの１列の複数のメモリセルに同時に複
   数のデータを読出又は書込むように構成され且つ該読出
   又は書込のデータをシリアルに転送するシリアル入出力
   回路を有する第１のデータ記憶装置、 前記シリアル入出力回路と同じデータ保持容量を有し且
   つシリアル転送可能な第１および第２のレジスタ回路で
   あって、第１のレジスタ回路の入力が前記シリアル入出
   力回路の出力に接続され、第２のレジスタ回路の入力が
   第１のレジスタ回路の出力に接続されたもの、 前記シリアル入出力回路、および第１および第２のレジ
   スタ回路の出力、および、係数レジスタに接続され該係
   数レジスタからの係数に基づき前記シリアル入出力回路
   および第１および第２のレジスタ回路からの入力を画像
   処理する装置、および、 マトリクス状に配設されて成る複数のメモリセル、およ
   びシリアルに複数のデータを入力し、少くともマトリク
   スの１列の複数のメモリセルに同時に複数のデータを書
   込むように構成され且つ書込のデータをシリアルに転送
   するシリアル入出力回路を有する第２のデータ記憶装置
   、 を具備し、 前記第１のデータ記憶装置のシリアル入出力回路、第１
   および第２のレジスタ回路に入力されたデータについて
   前記画像処理装置において順次画像処理を行ない、該画
   像処理結果を前記第２のデータ記憶装置内のシリアル入
   出力回路に順次入力し該シリアル入出力回路において所
   定のシリアル転送処理後第２のデータ記憶装置内の複数
   のメモリに画像処理結果を記憶させるようにした、画像
   信号処理装置。