JPS62105289A - 画像信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像信号処理装置に関するものであり、より特
定的には、画像データの角￥鋭化、空間フィルタリング
等の画像信号処理を行う際画像データ記憶装置と画像信
号処理装置との間の画像データの転送に係る時間を短縮
する画像信号処理装置に関する。

本発明の画像１３号処理装置は、産業用ロボ、１・にお
ける対象物を識別するビジ１アル＋、ンザ等、種々の画
像認識装置の前処理とし、て用いられる。

〔従来の技術〕

画像認識装置にお番ｊ−る画像１５号処理装置は、種々
の分野において知られている。これらの画像信号処理装
置におｌｄる共通の課題の１つに４Ａ”号処理スピード
を向」ニさせるこきがある。すなわち画像信号処理にお
いては一４ｍ１こ、ぼ・う犬な量の画像データについて
たたみ込み（聞分（：１ンボリユーシヨン・インテグラ
ル）等の空間的信号処理、夕施こずので、信号処理の４
１算自体に相当時間がか＼るにに、信号処理装置と画像
データが記憶されているメモリとの間のデータ転送回数
が非常に多くデータ転送にも相当時間がか＼る。このよ
うな時間は、特に画像信号処理装置が産業用１−７ボノ
トのビジェアルセンサ等のリアルタイムで作動させるよ
うな用途においては、応答性の−Ｌで問題となる。

前・芹、すなわら信号処理計算時間の問題１（”一つい
ては主と（〜で分解能等の考慮、の下にアルゴリズＪ・
の単（重化、！曵いは信号処理ルｂ「♂の置市・ハ化、
といった試みがなされている。また彷考、ずなわらデー
・ソ転送時間の問題については、高速メモリの活用、２
バスの高速化等が試みられている。しかしムからいずれ
に゛ついても経済性の観点から制限が課せｉ’）れてい
る。

以トの観点の下ご、例えば産業用ロボットのｊ−゛ジブ
、アルセンサの画像信号処理装置とと７で採用されてい
る１例として第６図（、、：′示す画像信号処理装置が
知られている。当該画像、信号処理装置は１、ミ・・ス
テムデータバス１００に１妾１簑りされ）、二演算’Ｊ
ｉ＋Ｊ御゛１ゐ置（ＣＰＩＩ）１、処理ブＩ７ゲラ、７
４　等力３ｅ　（ｑ　サｔｌり、、ＴＩ−、メ干す２お
よび入″ｉ８力＜ｌ１０）＝アント１７−・う（３から
成るコンピュータを有している。また画像信号処理装置
は、画像テ゛−・タハス１０１に接続された画像信号処
理部、すなわち、画像データフ［／　−１、メモリ４、
マルチプレクサ５、べ・クトル７ン１ぐリューションイ
ンテグラルブロセソザ１０、係数トジスク１１、双方向
性ゲート１１および画像処理制御則ｊ飽１５′を有して
いる。画像データフレー１、メ千１）・ｔおよび制御回
路１５′はシステムデータバス１００にも接続されてい
る。

画像データフレームメ千り４は、複数のメモリユニット
４１〜４ｏを有している。各々のメモリユニットは、イ
列えば、メ干すコニソト４１について述べると、ダイナ
ミックＲＡＭ４１ａとシリアル入出力回路旧すとから成
る。グーイナミソクＲＡＭ４１ａは、各メモリイールが
８ビットである。　　２５６　Ｘ　２５６個のメモリセ
ルを有している。シリアル入出右回１賂旧すは、２５６
個のシフトレジスタを有し２．２５６個のデータ灯−５
）いてシリアルジットが可能であると共に、２５６個の
データをダイナミックＲＡＭ４１ａの１列、すなわち２
５６個のメモリセルに同時にアクセス可能なようになっ
ている。データフレームメモリ４として夕゛イナミノク
ＲＡＭ４１ａを用い”でいるのは、２５６　Ｘ　２５６
個もの大忙のデータを比較的低価格のメモリによって記
ｔａさ１！′るためである。しかしながらダイづミック
ＲＡ門は高速性は期待できない。

従って、ｊｍ常のラング１２アクセスによりデータを１
個ごとア・クセスを行・う七、グイナミノクＲＡ門−１
のアクセス時間が相当か象る。そこご、シリアル入出力
回路４１ｂを設けて１列中位でアクセス可能にしている
ゆ すなわち、画像データを入力時は、ＣＣＤ力、、＋；等
のイメージセンサ６を対象物を走査（−７、走−「デー
タをＡ／Ｄ変換器（図示せず）で３ビア・１・のディジ
タルデータに変喚しマルチプレグ４ｊ−５夕、　介（。

てシリアル入出力回路４１１）に順次ス１−ア゛ｔ−イ
）１．１ライン走査後、シリアル入出力回路４ｘｂ＋、
、−２５６のテ゛−夕が順次ストアされろ．ど１、ユリ
、ら２５６個のデータが同時に所望のロウアト１．−ス
ラインｔ＝　ｔＤ続されたダイナミックＲＡ）１４１ａ
のメモリセルに記１ａされる。以下同様に画像データを
記憶し，でいく。

画像処理時は、所望のロウアトＬースラインに接続され
たダイナミックＲＡＭ４１ａの２５６個のメモリ１−コ
ルの値が同時乙１ニジリアル入出力回路４１ｂ！１ｍ装
荷され、装荷された）マー・−夕がデー　ｌ−１６、画
像データバス１０１、双方向性バス９を介してヘクトル
＝ｙ　：ｙポリエーションインテグラルブＴ７セ、’Ｊ
−１０’ｉこに力されて、画像／．１ｉｌｆ算処理が行
なわ１・１，る。演１γ処理結果はダイナミ、７りＲＡ
Ｍ４１ａに記憶される。演算処理結果は、上記同様２５
６個同時にシリアル人出ツノ回路４１ｂに読み出され、
それぞれ順次Ｄ　／　Ａ変換器７に送出されてアナログ
の画像信号に変換され、ＣＲＴディスプレイ８に印加さ
れ、表示される。

このように低価格で大容量のデータ記憶に適するダイナ
ミックＲＡＭの低速性を改善し、し７かも高価格化を回
避せんとして上述のシリアル入出力回路を設けた画像デ
ータフレームメモリ４を採用している。

画像制御回路１５′は−１−述のデータフレーｌ、メモ
リ４、マルチプレクサ５、ゲート９，１６、ベクトルコ
ンボリューションインテグラルプロセッサｌＯ′等を制
御する。コンピュータは画像信号処理部と他の処理部、
例えば産業用ロボット・の操作部等との調整の下に画像
信号処理部を総括制御する。

この例示においては画像信号処理装置として、ベクトル
コンポリューションインテグラルブロセソザ１０′とベ
クトルコンボリューションインテグラルを行う際の重み
係数を記↑αし７ている係数レジスタ１１を示ｊ２．て
いる。へぐクトルコンボリ、　−：：／ヨンインテグラ
ルは一方向におけるたたみ込、７ｊ４？１勺を行・うち
のである。注目画像デ・−夕Ｄｉｊの隣接するそれぞれ
１個の画像データについて重み係数ωｍ（ｍ−＝０．１
．２）とした場合、第７図に図示の画像データアレイに
ついての３次のベクトルコンポリヱーシ３ン・インテグ
ラル０は、それぞれ、ヒ欠の如くなる。

Ｇ７０゛力向 Ｇｏ−Σ　　　　Σ　　　Ｄｉｊωｍ　　　　＝ｌｌｌ
ｉ＝ｉ−１＝ｉ＋１　　ｊ−ｃｏｎｓｔｍ＝ｏ〜２ ｂ、４５°方向 Ｇ４．−　　Σ　　　　Ｄｉｊ　ωｍ　　　　　　　　
＝１２１ｉ＝ｉ　１〜ｉ＋１ ｊ＝ｊ＋１〜ｊ４ ｍ＝ｏ〜２ Ｃ１９０°方向 Ｇ、。−Σ　　　　　Σ　　　Ｄｉｊωｍ　　　・・・
（３）ｉ＝ｃｏｎｓｔ　　　ｊ＝ｊ４〜ｊ＋ｌｍ＝０〜
２ ｄ、　　１３５°方向 Ｇ１３５　−　Σ　　　　　Ｄｉｊωｍ　　　　　　　
　・１４１ｉ＝ｉ＋ｂｉ−１ Ｊ二ｊ＋ｌ〜ｊ−１ ｍ＝０〜２ 他の方向、１８０”　、２２５°、２７０°、３ｉ５’
方向については省略する。

〔発明が解決しようとする問題点〕

以上のベクトルコンボリューションインテグラルを行う
に際し、Ｏ゛方向ついては、ダイナミックＲＡＭ４１ａ
からの１列のデータ読出発により２５６個の画像データ
がシリアル入出力回路４１ｂに読め出され、これについ
て順次、注目画像データを有力向にずらして計算してい
けば良く、１回シリアル入出力回路４１ｂへのデータ読
出しにより、２５６個のベクトルコンボリューションイ
ンテグラルが得られる。

ことろがＯ°以外の方向、例えば９０゛力向についてみ
れば、ン主目画（象データＤｌｊについて、Ｊ−１゜ｊ
、ｊ＋１の３列番こ係るＤｊ、ｊ−１，Ｄｉｊ　、　Ｄ
ｉ、ｊ＋１の画像データが必要であるから１．３回のデ
ータ読出しが必要となる。すなわち、シリアル入出力回
路４１ｂを設けても、特定方向、この例示においては０
゛方向のヘクＩ−ルコンボリ工−シ・１ンインテグラル
の計算のデータ読出の高速性に寄与するにすぎず、他の
方向については、シリアル入出力回路を介すると、通常
のデータ１個ごとのラングｉ、、　−？クセスの場合よ
りアクセス特開がｋくなるという問題がある。また通常
のランダムアクセスでは、依然とし７てデータ読出しの
高速性に欠しするのである。

従って、シ１！アル入出力回路付画像ｙ！−タフレーム
メモリの特徴を活用し２つつ、経済曲目一つ−スクトル
コンボリ１、−ジョンインテグラルの方向性に依存され
ず１．高速演算処理可能な画像（１７号処理装置が要望
されている。

（問題を解決するための手段、および、作用〕本発明に
おいては、７１−リクス状に配設されて成る複数のメモ
リセル、およびマトリクスの１行の複数のメモリセルに
同時にデータ読出又は書込むように構成され且つ該読出
又は書込データを・シリアルに転送可能なシリアル人出
ツノ回路を有し、複数の画像データを記・ｌαオるデー
タ記す’Ｘ′４Ａ置、該データ記憶装置のメモリセル内
の記↑ａ配置Ｑご基づく一定の関係にある複数の画像デ
ータについて画像信号／ｉｉｉ算を行う画像処理装置、
むよび、前記データ記憶装置と前記画像処理装置古の間
に、前記画像処理装置乙こおげろ画像信号演算を行う複
数の画像データの個数に応して設けられた複数のデータ
保持手段であ−って、各データ保持手段は前記データ記
憶装置の７トリクスの複数行分のデータを保持する容≠
を”ｆ−ｊシ、前記データ記４Ｌ１装「より高速な読出
および書込動作を行なうように構成され、各データ保持
手段がそれぞれ独）プに・動作しｊ′Ｉるよ・うに構成
されたもの、を具備する画像信号処理装置が提供される
。

該画像信号処理装置ろ、松いてば、前記画像信号演算に
際し７、予め前記データ記憶装置から、画像信号処理に
応答して規定される関連画像データを前記シリアル入出
力回路を介して前記データ保持手段に順次転送し、該デ
ータ保持手段に記ｊＱされた画像デ〜りを、画像信号処
理に応答して順次前記画像処理装置に出力し２、画像信
号処理を行う。

〔実施例］ 本発明の一実施例としての画像信号処！７１Ｉ装置の構
成図を第１図に示す。

第１図において、画像１３号処理装置は、双方向性デー
［３，１４を介して第１および第２のハス１１０．１２
０に接続されたデータ記ｉ、！！装置２０、同様に双方
向性ゲート１５　、１６を介して第１および第２のバス
１１０，１２０に接続されたデータ記憶装置３０、係数
レジスタ１１、画像処理装置としてのヘクトルコンボリ
ューションインテグラルブロセ、９１０、データ保持手
段としてのマルチラインバッファ回路４０、単方向性ゲ
ート１７、および制御回路１９を在している。データ記
憶装置２０　、３０および制御回路１９はシステムバス
１００にも接続されている。ＣＰＵ１、主メモリ２およ
び入出力コントローラ３は従来と同様である。また第１
図には、簡略化のため、第６ｍ６こお′ｃＪるマルチプ
レクサ５、カメラ６、Ｄ　／　Ａ　＝１ンハータ７、Ｃ
ＲＴ８は図示していない。

データ記ｊＱ装Ｒ２０、３０はともにメモリセル部２１
　、３１とソリアル入出力回路２２　、３２から構成さ
れており、同一仕様の下で製造されている。すなわちメ
モリセル部２１　、３１はともにダイナセックＲＡＭで
、第２図に図示の如く、（２５６行）Ｘ（２５６列）−
６４にハ・イトのメモリセルを有し、各メ−（：ＩＪセ
ルは８ビツトである。この実施例では、データ記憶装置
２０は、画像信号処理用データ、６゛なわも１、第６図
を参照すると、カメラ６で走査されＡ、’Ｄ変換されて
マルチプレクサ５を介して保存された、８ピノ）、２５
６ドト旨ｊ１．１のグレースノｒ−ルのデータが１メモ
リセルに１画素の画像データとし７て記憶するのに用い
る。他方、テ゛−タ記↑ａ装置３０はベクトルコンボリ
ューションインテグラルの結果を保存するのに用いる。

勿論データ記憶装置’ｆｆ１２０　、３０の使用目的は
、上記とは逆であってもよい。

シリアル入出力回路２２　、３２はともに、２５６個の
シフトレジスタおよびポインタシフトレジスタを有して
おり、メモリセル２１　、３１の１行」−の２５６メモ
リセルに同時に２５６個のデータを書込み、又は読出し
することが可能であり、シフトレジスタ：よりイクリノ
クに２５６個のデータをノでトすることが可能である吉
共に、ポインタう・−７トＬ／ジスタで指定された列ア
ドレス画像データから順次、データを入力または出力す
ることができるよ・）乙こな、。

ている。

第３図に、プロセノザ１０、係数レジスタ１１およびマ
ルチラインバッファ回路４０の回路図を示す。プロセノ
ザＩＯは乗算器１０ａ　、　ｌＯｂ　、　１０ｃ、加算
器１０ｄルジスタ１０ｅ、インバッファ１０ｇおよびゲ
ート回路１０１１が図示の如く接続されで成る。

係数レジスタ１１はそれぞれ係数θノ。、ω１．ω２が
設定された３個のレジスタ１ｌａ−１１ｃにより構成さ
れており、これらのレジスタｔｉａ〜１１Ｃがプロセッ
サ１０の乗算器１０ａ〜ＩＯＣに接続されている。

マルチラインバッファ回路４０は、パスライン１２０に
接続されたバスバッファ４１〜４３、マルチラインバッ
ファメモリ４４〜４６、マルチプレクサ４７〜４９およ
びレジスタ５０〜５２が図示の如く接続されている。各
レジスタ５０〜５２がブロモ・ノサ１０の乗算器１０３
〜ＩＯＣに接続されており、演算に用いる画像データＤ
ｏ、Ｄｉ、ＤＺを与える。従って、プロセッサ１０は、
係数ω。、ω１．ω２、画像データＤｏ。

Ｄ＋、Ｄｚについて、次式で定義されるペクトＪレコン
ポリューションインテグラルＧを行う。

Ｇ−ω０００＋ω、Ｄ、４ω２０２　　　　　　　　　
　・・・（５）プロセッサ１０内の１ラインバッファ１
０ｇおよびゲート回路１０ｈは、上記ベクトルコンボリ
ューションインテグラルを空間的１ンボリユーシヨンイ
ンテグラルに拡張するためのものである。

マルチラインバッファ回路４０の１系列、ノ〈スパノフ
ァ４１、マルチラインバッファメモリ４４、マルチプレ
クサ４７、レジスタ５０の動作をｉホベる。データ記憶
装置２０のシリアル入出力回路２２内の２５６個のデー
タがバス１２０を介してシリアルにバスバッファ４１に
入力される。バスバッファ４１を介した２５６個のデー
タがマルチラインバッファメモリ４４の所定のラインに
転送されて保存される。マルチラ・インバッファメモリ
４４は、本実施例においては、第４図に概略構成を示し
、たように３行×２５６画素データ／行のメモリ容量を
有するスタテックＲＡＭで構成されている。”マルチう
・インバッファメモリ４４に記憶された画像データは必
要に応じて読出され、マルチプレクサ４７、レジスタ５
０を介して乗算器１０ａに出力される。

他の２系列も同様に動作する。マルチプレクサ４７へ・
４９は、それぞれ対応するマルチラインバッファメモリ
４４〜４６からのデータをし・ブスタ５０〜５２ニ出力
する一方、必要に応じて、ハス１２０からのデータをレ
ジスタ５０　、５１　、５２とシリアルに転送する。

当該画像信号処理装置の動作を第４図に図示のベクトル
コンポリニージョン演算動作を示す概念図を参照して述
べる。

第７図における３１５°方向のベクトルコンボリューシ
ョンインテグラルを行う場合について述べる。

先ず、データ肥土９装２２０のメモリセル２１の第１列
目の２５６個の画像データＤ　Ｉ＋　１　””　Ｄ　Ｉ
＋　２５６をンリアル入出力回路２２に読出し、ゲート
１４、ハス１２０、バスバッファ４１〜４３を介しそれ
ぞれ各マルチラ・インバッファメモリ４４〜４６の第０
行口に人力される。以下同様に、メモリセル２１の第２
列目、第３列目の画像データＤ２．Ｉ　〜Ｄｚ、ｚｓｂ
、Ｄ□、１〜０３．２５６をマルチラインバッファメモ
リ４４〜４６の第１行目および第２行目に保存する。

次に注目画像データＤ１・ＤＺ、２とし、その３１５゜
方向両隣の画像データＤ０・Ｄ＋、＋　、Ｄｚ・Ｄ３．
３をそれぞれのマルチラインバッファメモリ４４〜４６
からレジスタ５０〜５２を介して取り出し乗算器１０２
１〜１０Ｃに印加する。プｌコセ、ザｌＯはト記画像デ
ータ、Ｄ、ｌ　、ＤＺ、２　、Ｄｌ、＋１および係数ω
。、ω、。

ω２を用いて、第５式に基づく演算を行ない、その結果
を、レジスタ１０ｅゲー）１７、ハス１１０、双方向性
ゲート１５を介し７て、データ記憶装置３０のシリアル
入出力回路３２に印加する。

以下同様に、注目画像データＤ１をＤｚ、：ｌ、Ｄｚ、
ａ、・・・Ｄ　２．２５５をずらせたＦ記ヘクトルコン
ボリューションインテグラル演算を順次行ない、シリア
ル入出力回路３２に結果を出力し７ていく。

以上にて、第１行目について、ＤＺ、Ｚ　、ＤＺ、＋１
、・−Ｉ）、、２５Ｓ％　ＤＺ、２Ｓ６　、Ｄｚ、ｚの
！１頃で注目内イ象データとするヘクトルコンポリュー
ション・インテグラルがシリアル出力回路３２に入力さ
れたことになる。シリアル入出力回路において、出力結
果の配列がメモリセル２１の注目画像データのストアア
ドレスに対応するようにリーイクリノクにシフトし、得
られた全結果をメモリセル３２の第２行目に同時に書込
む。

上記シリアル入出力回路３２におｃｌるシフト動作およ
び書込動作と並行して、メモリセル２１から４列目の画
像データＤ４．１〜Ｄ４．Ｚ、ｂをマルチラインバッフ
ァメモリ４４〜４６の第０行目に転送する。これにより
、各マルチラインバッファメモリ４４〜４６には、第０
行目に画像データＤ６．．〜Ｄａ、ｚ５ｂ第１行目にＤ
２１．〜Ｄｚ、２５Ａ、第２行目にり１，１〜Ｄｓ、ｚ
ｓｂが保存されている。従って、また、第５図に図示の
如く、注目画像データをＤ！、２％その３１５°方向両
隣の画像データＤよ、１、Ｄ４．ユを用いた演算を行う
。以下、前記と同様に３１５゛方向のベクトルコンポリ
１−ジョンを行ない、データ記憶装置３０のメモリセル
３１に記↑ａしていく。

全てのデータについて３１５゛方向のへクトルコンボリ
エーションインテグラルを完了したら、メモリセル３１
に記憶された結果をＣＲＴディスプレー８に表示する。

他の４５”　、　９０°、１３５°、２２５°、２７０
°方向のベクトルコンボリューションインテグラルにつ
いても同様である。

０°、１８０°方向のベクトルコンボリューションイン
テグラルについては、演算に用いるデータをバス１２０
　　、　Ｉ？ＥＧ１　、　ＲＥＧ２　、　ＲＥＧ３の順
で転送すればよく、マルチラインバッファメモリは使用
しない。

第３図において、５次のベクトルコンポリ１−シヨンイ
ンテグラルに適用する場合、乗算器１０３〜ＩＯＣを５
台、係数用レジスタ１１　ａ−１１ｃを５個、各マルチ
ラインバッファメモリを５行分のメモリ容ヱに拡張する
。

〔発明の効果〕

以ｊ−に述べたように本発明によれば、大容量の画像デ
ータを記憶する比較的低速動作のデータ記ｉｆ装置と画
像処理装置との間に、データ記↑α装置より高速動作で
ランダムアクセス可能な比較的小規模のデータ保持手段
を設けることにより５、経済的で高速な画像信号処理が
可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例としての画像信号処理装置の
構成図、 第２図は第１図のメモリセル内のデータストアアレイを
示す図、 第３図は第１図におけるプロセッサおよびマルチライン
バッファ回路の回路図、 第４図および第５図は第１図および第３図の装置のベク
トルコンボリューション演算’Ｒ）】作ヲ示を概念図、 第６図は従来の画像信号処理装置の構成図、第７図は画
像データの信号処理形態を示す図、である。 （符号の説明） １・・・ｃｐｕ。 ２・・・ｔメモリ、 ３・・・［１０二１ントローラ、 １０・・・ヘクトルコンボリ１−ションインテグラルブ
ロセノサ、 １１・・・係数レジスタ、 １３〜１７・・・ゲート、 １９・・・制御回路１． ２０・・・データ記ｔつ装置、 ２１・・・メモリセル部、 ２２・・・シリアル入出力回路、 ３０・・・データ記ｔａ装置、 ３１・・・メモリセル部、 ３２・・・シリアル入出力回路、 ４０・・・マルチラインバッファ回路、１０ａ〜１０ｃ
・・・乗算器、 １０ｄ・・・加算器、 １０ｅ・・・レジスタ、 １０ｇ・・・ｌラインバッファ、 １０ｈ・・・ゲート回路、 １１２〜ｌｌｂ・・・係数レジスタ、 ４１〜４３・・・ラインハソファ、 ４４〜４６・・・マルチラインバッファメモリ、４７〜
４９・・・マルチブレク（〕、 ５０〜５２・・・レジスタ。 −ゆ列 第１図のメモリセノし内のデータストアアレイを示す図 第２図 面像データの信号処理形態を示す図 第７図

Claims (1)

1. 【特許請求の範囲】 １、マトリクス状に配設されて成る複数のメモリセル、
   およびマトリクスの１行の複数のメモリセルに同時にデ
   ータ読出又は書込むように構成され且つ該読出又は書込
   データをシリアルに転送可能なシリアル入出力回路を有
   し、複数の画像データを記憶するデータ記憶装置、 該データ記憶装置のメモリセル内の記憶配置に基づく一
   定の関係にある複数の画像データについて画像信号演算
   を行う画像処理装置、および、前記データ記憶装置と前
   記画像処理装置との間に、前記画像処理装置における画
   像信号演算を行う複数の画像データの個数に応じて設け
   られた複数のデータ保持手段であって、各データ保持手
   段は前記データ記憶装置のマトリクスの複数行分のデー
   タを保持する容量を有し、前記データ記憶装置より高速
   な読出および書込動作を行なうように構成され、各デー
   タ保持手段がそれぞれ独立に動作し得るように構成され
   たもの、 を具備し、 前記画像信号演算に際し、予め前記データ記憶装置から
   、画像信号処理に応答して規定される関連画像データを
   前記シリアル入出力回路を介して前記データ保持手段に
   順次転送し、 該データ保持手段に記憶された画像データを、画像信号
   処理に応答して順次前記画像処理装置に出力するように
   した、 画像信号処理装置。