JPH0664606B2 - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH0664606B2 JPH0664606B2 JP57100496A JP10049682A JPH0664606B2 JP H0664606 B2 JPH0664606 B2 JP H0664606B2 JP 57100496 A JP57100496 A JP 57100496A JP 10049682 A JP10049682 A JP 10049682A JP H0664606 B2 JPH0664606 B2 JP H0664606B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- processors
- pixel data
- side bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/0007—Image acquisition
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】 この発明は，ビデオ画像処理装置に適用されるデイジタ
ル信号処理装置に関し，特に処理を高速に実行するよう
にしたものである。
ル信号処理装置に関し，特に処理を高速に実行するよう
にしたものである。
ビデオ画像処理装置は，デイジタルフイルタ，カラーエ
ンコーダ，カラーデコーダ，座標変換などの特殊効果装
置，高速フーリエ変換等の処理を行なうためのものであ
る。デイジタルカラービデオ信号は，例えば４sc（
sc：カラーサブキヤリア周波数）をサンプリング周波数
とするもので,NTSC方式の場合であれば,70nsecのサンプ
リング周期となる。このサンプリング周期内でアドレス
の演算，積和演算を行なうことがリアルタイムの処理を
実現するうえで必要となる。
ンコーダ，カラーデコーダ，座標変換などの特殊効果装
置，高速フーリエ変換等の処理を行なうためのものであ
る。デイジタルカラービデオ信号は，例えば４sc（
sc：カラーサブキヤリア周波数）をサンプリング周波数
とするもので,NTSC方式の場合であれば,70nsecのサンプ
リング周期となる。このサンプリング周期内でアドレス
の演算，積和演算を行なうことがリアルタイムの処理を
実現するうえで必要となる。
一般にデイジタルデータの処理の高速化の手法として，
パイプライン方式、パラレル方式が知られている。前者
は高速コンピユータに用いられており，用いる素子速度
に略々比例し，高速化に限界がある。そこで，パラレル
方式が好ましい。しかし、パラレル方式の場合には、相
互結合ネツトワークが複雑になる。つまり，メモリーと
複数のプロセツサが個々に，或いは多くのキユツシユメ
モリーを経由して結合される構成のために、結線数が多
くなり，ハードウエア規模の増大が生じる。
パイプライン方式、パラレル方式が知られている。前者
は高速コンピユータに用いられており，用いる素子速度
に略々比例し，高速化に限界がある。そこで，パラレル
方式が好ましい。しかし、パラレル方式の場合には、相
互結合ネツトワークが複雑になる。つまり，メモリーと
複数のプロセツサが個々に，或いは多くのキユツシユメ
モリーを経由して結合される構成のために、結線数が多
くなり，ハードウエア規模の増大が生じる。
そこで，メモリーを複数のプロセツサの共通アドレス空
間として用いる。この場合には，プロセツサの複数が同
一データの読出し又は書込みを必要とした場合に，メモ
リー競合が生じる可能性がある。第１図に示すように，
入力側のメモリー１から読出したデータをプロセツサで
例えば座標変換処理し，処理済のデータを出力側のメモ
リー２に書込む場合において，メモリー１及び２の夫々
の１ライン分が１チツプの構成とされているものとす
る。今，メモリー１の４本のラインの夫々から読出した
データをプロセツサ3A,3B,3C,3Dにより処理して，メモ
リー２の同一のラインに書込もうとしても，同時に書込
むことは不可能となる。
間として用いる。この場合には，プロセツサの複数が同
一データの読出し又は書込みを必要とした場合に，メモ
リー競合が生じる可能性がある。第１図に示すように，
入力側のメモリー１から読出したデータをプロセツサで
例えば座標変換処理し，処理済のデータを出力側のメモ
リー２に書込む場合において，メモリー１及び２の夫々
の１ライン分が１チツプの構成とされているものとす
る。今，メモリー１の４本のラインの夫々から読出した
データをプロセツサ3A,3B,3C,3Dにより処理して，メモ
リー２の同一のラインに書込もうとしても，同時に書込
むことは不可能となる。
このようなメモリー競合は，各プロセツサがFIFOなどの
バツフアを備えることで，ある程度防止することができ
るが，バツフア及びメモリー間でのデータ転送が非常な
高速性を必要とする。更に，何重ものメモリー競合が生
じた場合には、対処することができない。ビデオ画像処
理装置の場合では，フレームメモリーのような大メモリ
ーから同時に並列処理に必要なデータを多量に読み出
し，それを並列処理し、再びフレームメモリーに書込む
場合，フレームメモリーを構成しているチツプの同一の
ものから，多くの読出し，多くの書込みが同時に生じる
ことがある。
バツフアを備えることで，ある程度防止することができ
るが，バツフア及びメモリー間でのデータ転送が非常な
高速性を必要とする。更に，何重ものメモリー競合が生
じた場合には、対処することができない。ビデオ画像処
理装置の場合では，フレームメモリーのような大メモリ
ーから同時に並列処理に必要なデータを多量に読み出
し，それを並列処理し、再びフレームメモリーに書込む
場合，フレームメモリーを構成しているチツプの同一の
ものから，多くの読出し，多くの書込みが同時に生じる
ことがある。
この発明は，上述のメモリー競合を防止することがで
き，ハードウエアの簡単な相互結合ネツトワークを有す
るデイジタル信号処理装置の実現を目的とするものであ
る。
き，ハードウエアの簡単な相互結合ネツトワークを有す
るデイジタル信号処理装置の実現を目的とするものであ
る。
以下，この発明をビデオ画像処理に適用した一実施例に
ついて図面を参照して説明する。
ついて図面を参照して説明する。
この一実施例の全体の構成を示す第２図において,4は,I
／Ｏコントロールユニツトを示し、ITV5,VTR6から入力
したアナログビデオ信号を70nsecのサンプリング周期で
８ビツト量子化し，メモリーユニツト８に転送する。ま
た，処理後のデータがメモリーユニツト８からＩ／Ｏコ
ントロールユニツト４のＤ／Ａコンバータに送られ，再
びアナログ信号とされ,VTR6及びモニター受像機７に供
給される。アナログ入出力信号は，複合信号又はコンポ
ーネント信号（YUV,YIQ,RGB）の何れかである。
／Ｏコントロールユニツトを示し、ITV5,VTR6から入力
したアナログビデオ信号を70nsecのサンプリング周期で
８ビツト量子化し，メモリーユニツト８に転送する。ま
た，処理後のデータがメモリーユニツト８からＩ／Ｏコ
ントロールユニツト４のＤ／Ａコンバータに送られ，再
びアナログ信号とされ,VTR6及びモニター受像機７に供
給される。アナログ入出力信号は，複合信号又はコンポ
ーネント信号（YUV,YIQ,RGB）の何れかである。
メモリーユニツト８は，標準的には，数個のバンクから
構成され，入力データ，出力データ，テンポラリーデー
タを貯えるためのものである。１個のバンクは，（768
×256）画素から成り，ビデオ信号の１フイールド分に
相当する。このメモリーユニツト８は，バンク単位で自
由に拡張することができる。
構成され，入力データ，出力データ，テンポラリーデー
タを貯えるためのものである。１個のバンクは，（768
×256）画素から成り，ビデオ信号の１フイールド分に
相当する。このメモリーユニツト８は，バンク単位で自
由に拡張することができる。
また,10は,n個のアレーメモリーM1,M2,……Ｍｎ−１,Mn
からなるアレーメモリー群を示す。メモリーユニツト８
とアレーメモリー群10との間のデータ転送及びアレーメ
モリーM1〜Mnの各々の内部のデータ転送を制御するため
に，所定のアドレスを計算し，コントロール信号を発生
する遅延演算ユニツト９が設けられている。この遅延演
算ユニツト９は，複雑な位置変換を可能とするために，
高度な演算機能も有している。
からなるアレーメモリー群を示す。メモリーユニツト８
とアレーメモリー群10との間のデータ転送及びアレーメ
モリーM1〜Mnの各々の内部のデータ転送を制御するため
に，所定のアドレスを計算し，コントロール信号を発生
する遅延演算ユニツト９が設けられている。この遅延演
算ユニツト９は，複雑な位置変換を可能とするために，
高度な演算機能も有している。
11は，積和演算ユニツトを示す。このユニツト11は，ア
レーメモリーM1〜Mnの各々と結合されたｎ個の積和プロ
セツサP1〜Pnとこの積和プロセツサP1〜Pnの各々に対す
るコントロールユニツトC1〜Cnとからなる。積和プロセ
ツサP1〜Pnの各々に対して専用のコントロールユニツト
C1〜Cnを設けることにより，非集中制御を行なうことが
できる。この積和演算ユニツト11の積和プロセツサP1〜
Pnの夫々からの出力データがメモリーユニツト８に書込
まれる。
レーメモリーM1〜Mnの各々と結合されたｎ個の積和プロ
セツサP1〜Pnとこの積和プロセツサP1〜Pnの各々に対す
るコントロールユニツトC1〜Cnとからなる。積和プロセ
ツサP1〜Pnの各々に対して専用のコントロールユニツト
C1〜Cnを設けることにより，非集中制御を行なうことが
できる。この積和演算ユニツト11の積和プロセツサP1〜
Pnの夫々からの出力データがメモリーユニツト８に書込
まれる。
12は，ビデオ画像処理装置の全体を管理するための主コ
ントロールユニツトを示す。この主コントロールユニツ
ト12によつて，遅延演算ユニツト９及び積和演算ユニツ
ト11の積和プロセツサP1〜Pnの初期設定が行なわれ，ま
た，これらに必要なマイクロプログラム，係数テーブル
が主コントロールユニツト12から供給される。
ントロールユニツトを示す。この主コントロールユニツ
ト12によつて，遅延演算ユニツト９及び積和演算ユニツ
ト11の積和プロセツサP1〜Pnの初期設定が行なわれ，ま
た，これらに必要なマイクロプログラム，係数テーブル
が主コントロールユニツト12から供給される。
このマイクロプログラムは，ビデオ画像処理装置全体，
遅延演算ユニツト9,積和演算ユニツト11の積和プロセツ
サP1〜Pnを制御するのに分けられるが，全体的には，次
の４個のオペレーテイング・モードを有している。
遅延演算ユニツト9,積和演算ユニツト11の積和プロセツ
サP1〜Pnを制御するのに分けられるが，全体的には，次
の４個のオペレーテイング・モードを有している。
（ａ）外部モード：主コントロールユニツト12から遅延
演算ユニツト9,積和演算ユニツト11のコントロールユニ
ツトC1〜Cnにマイクロプログラム，係数テーブルを転送
するモードである。
演算ユニツト9,積和演算ユニツト11のコントロールユニ
ツトC1〜Cnにマイクロプログラム，係数テーブルを転送
するモードである。
（ｂ）内部モード：主コントロールユニツト12,遅延演
算ユニツト9,積和演算ユニツト11のコントロールユニツ
トC1〜Cnが夫々の持つマイクロプログラムで自分自身を
制御するモードである。
算ユニツト9,積和演算ユニツト11のコントロールユニツ
トC1〜Cnが夫々の持つマイクロプログラムで自分自身を
制御するモードである。
（ｃ）デバツグモード：各マイクロプログラムをデバツ
グするモードである。
グするモードである。
（ｄ）インターラプトモード：内部モードから外部モー
ドに変えるように，すべてを主コントロール・ユニツト
12の制御のもとにおくモードである。
ドに変えるように，すべてを主コントロール・ユニツト
12の制御のもとにおくモードである。
第３図は，メモリーユニツト８とアレーメモリー群10及
び積和プロセツサP1〜Pnとの間の相互結合ネツトワーク
を示すものである。
び積和プロセツサP1〜Pnとの間の相互結合ネツトワーク
を示すものである。
メモリーユニツト８から必要なデータが原則として１画
素１回ずつ読出され,70nsecごとに入力側データバス13
に入力される。この入力側データバス13は，アレーメモ
リー群10の各アレーメモリーM1〜Mnに対してパラレルに
入力データを供給する。
素１回ずつ読出され,70nsecごとに入力側データバス13
に入力される。この入力側データバス13は，アレーメモ
リー群10の各アレーメモリーM1〜Mnに対してパラレルに
入力データを供給する。
アレーメモリーM1〜Mnには，積和プロセツサP1〜Pnが必
要とする入力データが取り込まれ，積和プロセツサP1〜
Pnの各々は，この入力データを用いて所定の演算処理を
行なう。
要とする入力データが取り込まれ，積和プロセツサP1〜
Pnの各々は，この入力データを用いて所定の演算処理を
行なう。
積和プロセツサP1〜Pnで処理されたデータは,70nsec毎
に夫々から順次出力側データバス14に出力されると共
に，このバス14からメモリーユニツト８に書込まれる。
第３図において，リング状に図示されたアレーメモリー
M1〜Mn及び積和プロセツサP1〜Pnは，矢印で示す時計方
向に回転しているものと考えられる。この１回転に要す
る時間が（70×ｎ）ｎsecとなり，積和プロセツサP1〜P
nは，この１回転の時間内で処理を終了し，処理後のデ
ータを出力側データバス14に出力する。
に夫々から順次出力側データバス14に出力されると共
に，このバス14からメモリーユニツト８に書込まれる。
第３図において，リング状に図示されたアレーメモリー
M1〜Mn及び積和プロセツサP1〜Pnは，矢印で示す時計方
向に回転しているものと考えられる。この１回転に要す
る時間が（70×ｎ）ｎsecとなり，積和プロセツサP1〜P
nは，この１回転の時間内で処理を終了し，処理後のデ
ータを出力側データバス14に出力する。
遅延演算ユニツト９は，メモリーユニツト8,アレーメモ
リー群10,入力側データバス13及び出力側データバス14
を制御して上述の動作を行なうようにしている。
リー群10,入力側データバス13及び出力側データバス14
を制御して上述の動作を行なうようにしている。
この第３図に示す相互結合ネツトワークにより，メモリ
ーの競合が起こることを防止できる。
ーの競合が起こることを防止できる。
また，アレーメモリー群10の各アレーメモリーM1〜Mnの
夫々は，そのアレー構造を自由に変えることができるも
ので，処理目的に応じた最適のアレー構造をとりうるも
のであり，処理の高速化，データ転送の効率化に貢献し
ている。
夫々は，そのアレー構造を自由に変えることができるも
ので，処理目的に応じた最適のアレー構造をとりうるも
のであり，処理の高速化，データ転送の効率化に貢献し
ている。
一例として，複数のレジスタをトライステートのゲート
を介して接続し，このトライステートを遅延演算ユニツ
ト９により制御することで，種々のアレー構造をとりう
るようにしたアレーメモリーを第４図に示す。
を介して接続し，このトライステートを遅延演算ユニツ
ト９により制御することで，種々のアレー構造をとりう
るようにしたアレーメモリーを第４図に示す。
第４図において,Riは，並列入力並列出力の８ビツトの
シフトレジスタを示し，夫々のアウトプツトコントロー
ル端子は，低レベルとされ，出力が発生できる状態とさ
れている。入力側データバス13に対してシフトレジスタ
R31,R32,R33,R34,R35が並列に接続されている。このシ
フトレジスタR31〜R35の夫々に対するシフトパルスT1,T
2,T3,T4,T5の供給を制御することで，所望のシフトレジ
スタにのみ入力データが取り込まれると共に，このシフ
トレジスタの複数から同期して入力データが出力され
る。また，シフトレジスタR1〜R27の夫々に対して共通
にシフトパルスT6が供給される。
シフトレジスタを示し，夫々のアウトプツトコントロー
ル端子は，低レベルとされ，出力が発生できる状態とさ
れている。入力側データバス13に対してシフトレジスタ
R31,R32,R33,R34,R35が並列に接続されている。このシ
フトレジスタR31〜R35の夫々に対するシフトパルスT1,T
2,T3,T4,T5の供給を制御することで，所望のシフトレジ
スタにのみ入力データが取り込まれると共に，このシフ
トレジスタの複数から同期して入力データが出力され
る。また，シフトレジスタR1〜R27の夫々に対して共通
にシフトパルスT6が供給される。
シフトレジスタR31に対して５個のシフトレジスタR1〜R
5が縦続接続され，シフトレジスタR5がトライステートG
1を介してシフトレジスタR6と接続される。このシフト
レジスタR6には，トライステートG2を介してシフトレジ
スタR32が接続される。また，シフトレジスタR7及びR8
の間,R32及びR8の間,R9及びR10の間,R32及びR10の間に
トライステートG3,G4,G5,G6が夫々挿入される。同様
に，シフトレジスタR10及びR11の間,R33及びR11の間,R
14及びR15の間,R33及びR15の間,R32及びR15の間にトラ
イステートG7,G8,G9,G10,G11が夫々挿入される。更に，
同様に，シフトレジスタR15及びR16の間,R34及びR16の
間,R18及びR19の間,R33及びR19の間,R20及びR21の間,R
35及びR21の間,R21及びR22の間,R34及びR22の間にトラ
イステートG12,G13,G14,G15,G16,G１ 7,G18,G19が夫々挿
入される。
5が縦続接続され，シフトレジスタR5がトライステートG
1を介してシフトレジスタR6と接続される。このシフト
レジスタR6には，トライステートG2を介してシフトレジ
スタR32が接続される。また，シフトレジスタR7及びR8
の間,R32及びR8の間,R9及びR10の間,R32及びR10の間に
トライステートG3,G4,G5,G6が夫々挿入される。同様
に，シフトレジスタR10及びR11の間,R33及びR11の間,R
14及びR15の間,R33及びR15の間,R32及びR15の間にトラ
イステートG7,G8,G9,G10,G11が夫々挿入される。更に，
同様に，シフトレジスタR15及びR16の間,R34及びR16の
間,R18及びR19の間,R33及びR19の間,R20及びR21の間,R
35及びR21の間,R21及びR22の間,R34及びR22の間にトラ
イステートG12,G13,G14,G15,G16,G１ 7,G18,G19が夫々挿
入される。
シフトレジスタR1〜R27の夫々の出力は，トライステー
ト（図示せず）を介して積和プロセツサP1〜Pnの対応す
る何れかに供給されている。シフトレジスタR1〜R27,R
31〜R35の夫々に対するシフトパルス及びアウトプツト
コントロール信号とトライステートG1〜G19の夫々に対
するコントロール信号とは，遅延演算ユニツト９におい
て発生する。
ト（図示せず）を介して積和プロセツサP1〜Pnの対応す
る何れかに供給されている。シフトレジスタR1〜R27,R
31〜R35の夫々に対するシフトパルス及びアウトプツト
コントロール信号とトライステートG1〜G19の夫々に対
するコントロール信号とは，遅延演算ユニツト９におい
て発生する。
この第４図に示すアレーメモリーは，第５図Ａ〜第５図
Ｅの夫々に示すアレー構造をとりうるものである。ま
ず，シフトクロツクT1をシフトレジスタR31に与えて入
力データを取り込み，トライステートG1,G3,G5,G7,G9,G
12,G14,G16,G18に対するコントロール信号を低レベルと
し，これらをアクテイブ状態とし，これ以外のトライス
テートをハイインピーダンス状態とすることにより，第
５図Ａに示すように，シフトレジスタR1からR27までの
全てが縦続接続されたアレー構造が形成される。一例と
して１次元デイジタルフイルタをシユミレーシヨンする
ときに，このアレー構造が用いられる。
Ｅの夫々に示すアレー構造をとりうるものである。ま
ず，シフトクロツクT1をシフトレジスタR31に与えて入
力データを取り込み，トライステートG1,G3,G5,G7,G9,G
12,G14,G16,G18に対するコントロール信号を低レベルと
し，これらをアクテイブ状態とし，これ以外のトライス
テートをハイインピーダンス状態とすることにより，第
５図Ａに示すように，シフトレジスタR1からR27までの
全てが縦続接続されたアレー構造が形成される。一例と
して１次元デイジタルフイルタをシユミレーシヨンする
ときに，このアレー構造が用いられる。
また，入力データをシフトレジスタR31及びR32に順次取
り込み，同期して夫々から入力データを出力するように
し，トライステートG1,G3,G5,G7,G11,G12,G14,G16,G18
をアクテイブ状態とし，これ以外のトライステートをハ
イインピーダンス状態とすることにより，第５図Ｂに示
すように，シフトレジスタR1からR14までの14個のシフ
トレジスタからなる第１行と，シフトレジスタR15からR
27までの13個のシフトレジスタからなる第２行とを含む
アレー構造が形成される。
り込み，同期して夫々から入力データを出力するように
し，トライステートG1,G3,G5,G7,G11,G12,G14,G16,G18
をアクテイブ状態とし，これ以外のトライステートをハ
イインピーダンス状態とすることにより，第５図Ｂに示
すように，シフトレジスタR1からR14までの14個のシフ
トレジスタからなる第１行と，シフトレジスタR15からR
27までの13個のシフトレジスタからなる第２行とを含む
アレー構造が形成される。
また，シフトレジスタR31,R32,R33の夫々に入力データ
を取り込み，トライステートG1,G3,G6,G7,G9,G12,G15,G
16,G18をアクテイブ状態とし，その他のトライステート
をハイインピーダンス状態とすることで，第５図Ｃに示
すように，（３×９）のアレー構造が実現される。
を取り込み，トライステートG1,G3,G6,G7,G9,G12,G15,G
16,G18をアクテイブ状態とし，その他のトライステート
をハイインピーダンス状態とすることで，第５図Ｃに示
すように，（３×９）のアレー構造が実現される。
また，シフトレジスタR31,R32,R33,R34の夫々に入力デ
ータを取込み，トライステートG1,G4,G5,G7,G10,G12,G
14,G16,G19,をアクテイブ状態とし，その他のトライス
テートをハイインピーダンス状態とすることにより，第
５図Ｄに示すように，第１行から第３行までが７個のシ
フトレジスタで構成され，第４行が６個のシフトレジス
タで構成されるアレー構造が実現される。
ータを取込み，トライステートG1,G4,G5,G7,G10,G12,G
14,G16,G19,をアクテイブ状態とし，その他のトライス
テートをハイインピーダンス状態とすることにより，第
５図Ｄに示すように，第１行から第３行までが７個のシ
フトレジスタで構成され，第４行が６個のシフトレジス
タで構成されるアレー構造が実現される。
更に，シフトレジスタR31,R32,R33,R34,R35の各々に入
力データを取り込むようになし，トライステートG2,G3,
G5,G8,G9,G13,G14,G17,G18をアクテイブ状態とし，第５
図Ｅに示すように，第１行から第４行までが５個のシフ
トレジスタで構成され，第５行が７個のシフトレジスタ
で構成されるアレー構造が実現される。
力データを取り込むようになし，トライステートG2,G3,
G5,G8,G9,G13,G14,G17,G18をアクテイブ状態とし，第５
図Ｅに示すように，第１行から第４行までが５個のシフ
トレジスタで構成され，第５行が７個のシフトレジスタ
で構成されるアレー構造が実現される。
上述の第５図B,同図C,同図D,同図Ｅの夫々のアレー構造
は，例えば２次元デイジタルフイルタのシユミレーシヨ
ンを行なうときに適用される。つまり，この実施例によ
るビデオ画像処理装置は，デイジタルフイルタ，画像変
換などの特殊効果装置，カラーエンコーダ，カラーデコ
ーダ，高速フーリエ変換などの種々のシユミレーシヨン
を行なうことができる。
は，例えば２次元デイジタルフイルタのシユミレーシヨ
ンを行なうときに適用される。つまり，この実施例によ
るビデオ画像処理装置は，デイジタルフイルタ，画像変
換などの特殊効果装置，カラーエンコーダ，カラーデコ
ーダ，高速フーリエ変換などの種々のシユミレーシヨン
を行なうことができる。
上述の一実施例の説明から理解されるように，この発明
に依れば，例えば70nsecで読出し，書込みが可能なメモ
リーと複数個のプロセツサとこの複数個のプロセツサの
各々と対応するメモリーとを設けることにより，メモリ
ーの競合を防止することができる。
に依れば，例えば70nsecで読出し，書込みが可能なメモ
リーと複数個のプロセツサとこの複数個のプロセツサの
各々と対応するメモリーとを設けることにより，メモリ
ーの競合を防止することができる。
第１図は，メモリー競合の一例の説明に用いる略線図，
第２図はこの発明の一実施例の全体の構成を示すブロツ
ク図，第３図はこの発明の一実施例における相互結合ネ
ツトワークの説明に用いる略線図，第４図及び第５図は
この発明の一実施例におけるアレーメモリーの具体的構
成の一例のブロツク図及びその動作説明に用いる略線図
である。 ４……Ｉ／Ｏコントロールユニツト,8……メモリーユニ
ツト,9……遅延演算ユニツト,10……アレーメモリー群,
11……積和演算ユニツト,12……主コントロールユニツ
ト,13……入力側データバス,14……出力側データバス。
第２図はこの発明の一実施例の全体の構成を示すブロツ
ク図，第３図はこの発明の一実施例における相互結合ネ
ツトワークの説明に用いる略線図，第４図及び第５図は
この発明の一実施例におけるアレーメモリーの具体的構
成の一例のブロツク図及びその動作説明に用いる略線図
である。 ４……Ｉ／Ｏコントロールユニツト,8……メモリーユニ
ツト,9……遅延演算ユニツト,10……アレーメモリー群,
11……積和演算ユニツト,12……主コントロールユニツ
ト,13……入力側データバス,14……出力側データバス。
Claims (1)
- 【請求項１】複数の入力画素データを格納する第１のメ
モリと、 該第１のメモリに接続され該第１のメモリから上記画素
データが供給される入力側バスと、 夫々に与えられる選択信号に基づいて該入力側バス上の
画素データを選択的に格納する複数の第２のメモリと、 該複数の第２のメモリに夫々接続され、その接続されて
いる第２のメモリから供給される画素データを、専属に
設けられた第１の制御部に保持されているプログラムに
従って演算処理する複数のプロセッサと、 上記複数のプロセッサの出力側に接続され、いずれかの
プロセッサから出力される上記演算処理された結果のデ
ータを上記第１のメモリに供給する出力側バスと、 上記第１のメモリに格納されている画素データを順に所
定時間毎に上記入力側バスに供給するように第１のメモ
リを制御するとともに、上記入力側バス上のデータをそ
のデータを演算処理に必要とするプロセッサが接続され
た第２のメモリにのみ格納するように上記選択信号を発
生し、また、上記複数のプロセッサのうち１つのプロセ
ッサを選択しその選択されたプロセッサで演算処理され
た結果のデータを上記所定時間毎に上記出力側バスに供
給するように上記プロセッサを制御する第２の制御部と を有する画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100496A JPH0664606B2 (ja) | 1982-06-11 | 1982-06-11 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100496A JPH0664606B2 (ja) | 1982-06-11 | 1982-06-11 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58217072A JPS58217072A (ja) | 1983-12-16 |
| JPH0664606B2 true JPH0664606B2 (ja) | 1994-08-22 |
Family
ID=14275533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57100496A Expired - Lifetime JPH0664606B2 (ja) | 1982-06-11 | 1982-06-11 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664606B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60156177A (ja) * | 1984-01-25 | 1985-08-16 | Hironobu Inoue | 画像処理装置 |
| JPS613450A (ja) * | 1984-06-18 | 1986-01-09 | Hiroshima Daigaku | 三次元光結合共有メモリ集積装置 |
| JPS62166471A (ja) * | 1986-01-20 | 1987-07-22 | Mitsubishi Electric Corp | 画像デ−タ並列処理方式 |
| JPS62241073A (ja) * | 1986-04-11 | 1987-10-21 | Yaskawa Electric Mfg Co Ltd | 画像処理装置における並列処理方式 |
| JPS6421680A (en) * | 1987-07-17 | 1989-01-25 | Nec Corp | Image data processor |
| JPH06187432A (ja) * | 1992-12-21 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 画像メモリ制御装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430756A (en) * | 1977-08-12 | 1979-03-07 | Mitsubishi Electric Corp | Computer system |
| JPS5466727A (en) * | 1977-11-07 | 1979-05-29 | Fujitsu Ltd | Access control system for buffer memory |
| US4363104A (en) * | 1980-09-22 | 1982-12-07 | Hughes Aircraft Company | Imaging system having multiple image copying and hierarchical busing |
-
1982
- 1982-06-11 JP JP57100496A patent/JPH0664606B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58217072A (ja) | 1983-12-16 |
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