JPH04300B2 - - Google Patents
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- JPH04300B2 JPH04300B2 JP58039387A JP3938783A JPH04300B2 JP H04300 B2 JPH04300 B2 JP H04300B2 JP 58039387 A JP58039387 A JP 58039387A JP 3938783 A JP3938783 A JP 3938783A JP H04300 B2 JPH04300 B2 JP H04300B2
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- 230000003139 buffering effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 239000011159 matrix material Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 125000004122 cyclic group Chemical group 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 238000000120 microwave digestion Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
（分 野）
本発明は２次元演算回路に係り特に通常のデー
タ処理システムにおいて汎用のメモリに対して汎
用のバスインタフエースで接続可能であり内部で
はパイプライン演算処理が可能な２次元演算回路
に関する。
タ処理システムにおいて汎用のメモリに対して汎
用のバスインタフエースで接続可能であり内部で
はパイプライン演算処理が可能な２次元演算回路
に関する。
（従来技術）
従来のデータ処理システムにおいて通常のデー
タ処理はビツトあるいはワード単位で汎用の計算
機（以下CPUと称す）の演算部で制御プログラ
ムの手順に従つていわゆるソフト的に行われて来
たが、こうした汎用の演算処理にとつてかなり厄
介で処理ステツプと処理時間を要する演算処理と
してベクトル間演算、あるいはマトリツクス変換
の様な変換マトリツクス、あるいは逆マトリツク
スを求めるデータマトリツクスとデータマトリツ
クス間の演算があり、汎用の処理方法では演算処
理ステツプが２次元的に多くなり使用メモリの容
量的には可能でも通常、処理時間がかかりすぎる
のでこうしたデータ処理を行うには演算処理速度
が早い大型のCPUを必要としていた。
タ処理はビツトあるいはワード単位で汎用の計算
機（以下CPUと称す）の演算部で制御プログラ
ムの手順に従つていわゆるソフト的に行われて来
たが、こうした汎用の演算処理にとつてかなり厄
介で処理ステツプと処理時間を要する演算処理と
してベクトル間演算、あるいはマトリツクス変換
の様な変換マトリツクス、あるいは逆マトリツク
スを求めるデータマトリツクスとデータマトリツ
クス間の演算があり、汎用の処理方法では演算処
理ステツプが２次元的に多くなり使用メモリの容
量的には可能でも通常、処理時間がかかりすぎる
のでこうしたデータ処理を行うには演算処理速度
が早い大型のCPUを必要としていた。
一方、こうした処理を専用に行うための専用の
ハードウエアにより構成された専用のプロセツサ
も存在するがこうしたプロセツサと構成メモリの
間のインタフエースは汎用のそれと異なるためメ
モリも特殊なものが必要となり、例えばミニコン
マイコン等の主メモリとこうしたプロセツサを接
続することは困難である。
ハードウエアにより構成された専用のプロセツサ
も存在するがこうしたプロセツサと構成メモリの
間のインタフエースは汎用のそれと異なるためメ
モリも特殊なものが必要となり、例えばミニコン
マイコン等の主メモリとこうしたプロセツサを接
続することは困難である。
（目的と特徴）
本発明の目的は上記にかんがみ汎用のメモリと
汎用のバスを介して接続可能なインタフエースを
もち、かつ内部では並列演算をパイプライン処理
にもとずいて高速して実行出来る２次元演算回路
を提供することにあり本発明の特徴は上記目的を
実現する手段として、バスを介して計算機に支配
される高速演算モジユールを有し、計算機より、
該バスに連結する記憶装置の複数の領域に格納さ
れた２次元データ同志を演算，転送する指令が発
行された時、複数のアクセス動作タイミングモー
ドを１セツトとしてサイクリツクに作動するダイ
レクトメモリーアクセスモードを有し、上記１セ
ツトの動作タイミングモード数を設定する手段
と、上記１セツトのタイミングの一つを選んで上
記記憶装置の複数の領域の一つから該領域のデー
タを取り込みバツフアに格納する手段と、こうし
て複数の領域から取り込まれた２次元データ同志
を演算する手段と、演算結果を一時バツフアする
手段と、上記タイミングの一つを選択して上記２
次元演算結果を転送する手段を有することであ
る。
汎用のバスを介して接続可能なインタフエースを
もち、かつ内部では並列演算をパイプライン処理
にもとずいて高速して実行出来る２次元演算回路
を提供することにあり本発明の特徴は上記目的を
実現する手段として、バスを介して計算機に支配
される高速演算モジユールを有し、計算機より、
該バスに連結する記憶装置の複数の領域に格納さ
れた２次元データ同志を演算，転送する指令が発
行された時、複数のアクセス動作タイミングモー
ドを１セツトとしてサイクリツクに作動するダイ
レクトメモリーアクセスモードを有し、上記１セ
ツトの動作タイミングモード数を設定する手段
と、上記１セツトのタイミングの一つを選んで上
記記憶装置の複数の領域の一つから該領域のデー
タを取り込みバツフアに格納する手段と、こうし
て複数の領域から取り込まれた２次元データ同志
を演算する手段と、演算結果を一時バツフアする
手段と、上記タイミングの一つを選択して上記２
次元演算結果を転送する手段を有することであ
る。
（実施例）
第１図乃至第１０図は本発明の一実施例の説明
図であり、第１図はシステム構成、第２図は２次
元演算回路にてパイプライン処理されるデータの
流れを説明するもの、第３図は２次元配列データ
の意味を説明するもの、第４図は２次元演算の内
容を説明するものであり、第５図は第１図の２次
元演算回路のより詳細なブロツク図、第６図は第
５図の補足図でバスを介して汎用メモリをアクセ
スするデータアクセスサイクルの説明図、第７図
は第５図のアドレス発生回路の構成例、第８図は
第５図の入力データバツフア回路の構成例、第９
図は第５図の出力データバツフア回路の構成例、
第１０図は第５図の演算回路の構成例を夫々示す
ものである。
図であり、第１図はシステム構成、第２図は２次
元演算回路にてパイプライン処理されるデータの
流れを説明するもの、第３図は２次元配列データ
の意味を説明するもの、第４図は２次元演算の内
容を説明するものであり、第５図は第１図の２次
元演算回路のより詳細なブロツク図、第６図は第
５図の補足図でバスを介して汎用メモリをアクセ
スするデータアクセスサイクルの説明図、第７図
は第５図のアドレス発生回路の構成例、第８図は
第５図の入力データバツフア回路の構成例、第９
図は第５図の出力データバツフア回路の構成例、
第１０図は第５図の演算回路の構成例を夫々示す
ものである。
なお、図中１は汎用インタフエースのバスライ
ン、２は汎用プロセツサ、３は汎用メモリ、４は
２次元演算回路、で１ａ，１ｂ，１ｃはそれぞれ
バスを詳細定義したデータバス、アドレスバス、
制御バス、４０〜４４は上記演算回路４の内部構
成を詳細定義したもので４０は多要素のデータを
並列演算する演算回路、４１は入力データバツフ
ア、４２は出力データバツフア、４３はアドレス
発生回路、４４はバス制御回路。
ン、２は汎用プロセツサ、３は汎用メモリ、４は
２次元演算回路、で１ａ，１ｂ，１ｃはそれぞれ
バスを詳細定義したデータバス、アドレスバス、
制御バス、４０〜４４は上記演算回路４の内部構
成を詳細定義したもので４０は多要素のデータを
並列演算する演算回路、４１は入力データバツフ
ア、４２は出力データバツフア、４３はアドレス
発生回路、４４はバス制御回路。
第１図における２次元演算回路は、汎用バスの
インタフエースでバス１を介して、プロセツサ２
あるいはメモリ３と結合され互いにアクセス可能
に構成されておりプロセツサ２より汎用メモリ３
上例えば先頭アドレス1000番よりはじまる領域Ａ
のデータと、先頭アドレス2000番より始まる領域
Ｂのデータを順次取り出して該データ同志で演算
し、演算結果をこの場合メモリに戻す転送とし
て、先頭アドレス3000番より始まる領域Ｃに転送
する処理命令が発行されたとすると２次元演算回
路４はプロセツサ２より各アクセス領域の大き
さ、各先頭アドレス、転送先、転送領域の大き
さ、転送先の先頭アドレス等を受取つたあと、各
データの取込み、転送を１セツトの複数のタイミ
ングの夫々で行いながら、順次各データの取込み
と転送を周期的に繰り返し実行すると言ういわゆ
る複数のアクセス動作をセツトとしてサイクリツ
クに作動するダイレクトメモリアクセス（以下
DMAと通称す）を行う。
インタフエースでバス１を介して、プロセツサ２
あるいはメモリ３と結合され互いにアクセス可能
に構成されておりプロセツサ２より汎用メモリ３
上例えば先頭アドレス1000番よりはじまる領域Ａ
のデータと、先頭アドレス2000番より始まる領域
Ｂのデータを順次取り出して該データ同志で演算
し、演算結果をこの場合メモリに戻す転送とし
て、先頭アドレス3000番より始まる領域Ｃに転送
する処理命令が発行されたとすると２次元演算回
路４はプロセツサ２より各アクセス領域の大き
さ、各先頭アドレス、転送先、転送領域の大き
さ、転送先の先頭アドレス等を受取つたあと、各
データの取込み、転送を１セツトの複数のタイミ
ングの夫々で行いながら、順次各データの取込み
と転送を周期的に繰り返し実行すると言ういわゆ
る複数のアクセス動作をセツトとしてサイクリツ
クに作動するダイレクトメモリアクセス（以下
DMAと通称す）を行う。
第５図、第６図にもとずき、その手続の概要を
説明すると入力バツフア４１には第８図の４１ａ
と４１ｂの様に先の例にもとずくと少くとも二つ
のメモリの領域から別の取り込みのタイミングに
従つて取り込んだ別群のデータがたくわえられ順
次演算回路４０に供給して演算結果を出力データ
バツフア４２あるいは４２ａ，４２ｂにたくわえ
転送タイミングをまつて転送を行う。なをこうし
た領域の先頭アドレスの記憶、順次DMAでサイ
クリツクにモードを切り替える作業アクセスを繰
り返す作業データアクセスするためのアドレスの
カウントアツプする作業はすべてアドレス発生回
路４３で行いバス制御回路４４は連動してバスの
送受モードを切り替えている。
説明すると入力バツフア４１には第８図の４１ａ
と４１ｂの様に先の例にもとずくと少くとも二つ
のメモリの領域から別の取り込みのタイミングに
従つて取り込んだ別群のデータがたくわえられ順
次演算回路４０に供給して演算結果を出力データ
バツフア４２あるいは４２ａ，４２ｂにたくわえ
転送タイミングをまつて転送を行う。なをこうし
た領域の先頭アドレスの記憶、順次DMAでサイ
クリツクにモードを切り替える作業アクセスを繰
り返す作業データアクセスするためのアドレスの
カウントアツプする作業はすべてアドレス発生回
路４３で行いバス制御回路４４は連動してバスの
送受モードを切り替えている。
こうして組み込まれたデータの処理作業の流れ
を概説するとこうしたDMAによるデータの取込
みと同期して入力データバツフア４１のレジスタ
４１ａ，４１ｂに取込まれたデータは、次のタイ
ミングでは演算回路４０に送出し該回路４０の内
部構成を成す論理演算部４００に対する２次元入
力データ群をセツトするシフトレジスタ４０-1〜
４０-5と４０-6〜４０-10に夫々シフトバツフア
を形成する１行バツフア４０１〜４０４と４０５
〜４０８を介してデータをセツトしながら該セツ
トデータをもとに論理演算部４００で例えばシフ
トレジスタ４０-1〜４０-5にセツトされたデータ
とシフトレジスタ４０-6〜４０-10にセツトされ
たデータ間の多項並行進行演算、いわゆるパイプ
ライン処理を行わせ結果をOUTDATA１、ある
いはOUTDATA２を介して取り出し出力データ
バツフア４２のレジスタ４２ａあるいは４２ｂに
たくわえるとともにたくわえているデータを先の
ダイレクトメモリアクセスを行うアドレス発生回
路４３のアクセスタイミングのいづれかを用いて
データバスを介してメモリ３の格納領域に戻して
やる。以上がデータの流れの概要であり、以下こ
れを実現するデータのアドレスを指定しての取り
込み、バツフアレジスタ群へのセツト、メモリ３
へのアドレスを指定しての転送を機能上並行に同
時進行的に行わせるタイミングとアドレス指定に
よる手順制御についてより詳しく補足する。
を概説するとこうしたDMAによるデータの取込
みと同期して入力データバツフア４１のレジスタ
４１ａ，４１ｂに取込まれたデータは、次のタイ
ミングでは演算回路４０に送出し該回路４０の内
部構成を成す論理演算部４００に対する２次元入
力データ群をセツトするシフトレジスタ４０-1〜
４０-5と４０-6〜４０-10に夫々シフトバツフア
を形成する１行バツフア４０１〜４０４と４０５
〜４０８を介してデータをセツトしながら該セツ
トデータをもとに論理演算部４００で例えばシフ
トレジスタ４０-1〜４０-5にセツトされたデータ
とシフトレジスタ４０-6〜４０-10にセツトされ
たデータ間の多項並行進行演算、いわゆるパイプ
ライン処理を行わせ結果をOUTDATA１、ある
いはOUTDATA２を介して取り出し出力データ
バツフア４２のレジスタ４２ａあるいは４２ｂに
たくわえるとともにたくわえているデータを先の
ダイレクトメモリアクセスを行うアドレス発生回
路４３のアクセスタイミングのいづれかを用いて
データバスを介してメモリ３の格納領域に戻して
やる。以上がデータの流れの概要であり、以下こ
れを実現するデータのアドレスを指定しての取り
込み、バツフアレジスタ群へのセツト、メモリ３
へのアドレスを指定しての転送を機能上並行に同
時進行的に行わせるタイミングとアドレス指定に
よる手順制御についてより詳しく補足する。
第２図で説明する様にアドレス発生回路４３と
バス制御回路４４の協働により２次元演算回路で
はメモリ３から２次元配列のデータをいくつか取
り込み、該データ間の演算処理によつて生じた２
次元配列のデータを再びメモリ３に転送するもの
であり、ここで言う２次元配列データとは第３図
あるいは第４図の入力側に示す様に行、列の形の
配列位置アドレスＸ，Ｙによつて定義された領域
に夫々メモリ３からのデータを取り込んで形成さ
れるデータマトリツクスであり、２次元演算とは
せまくはこうしたマトリツクス間の演算により出
力マトリツクスを作成する処理を意味する。
バス制御回路４４の協働により２次元演算回路で
はメモリ３から２次元配列のデータをいくつか取
り込み、該データ間の演算処理によつて生じた２
次元配列のデータを再びメモリ３に転送するもの
であり、ここで言う２次元配列データとは第３図
あるいは第４図の入力側に示す様に行、列の形の
配列位置アドレスＸ，Ｙによつて定義された領域
に夫々メモリ３からのデータを取り込んで形成さ
れるデータマトリツクスであり、２次元演算とは
せまくはこうしたマトリツクス間の演算により出
力マトリツクスを作成する処理を意味する。
第６図にアドレス発生回路４３とバス制御回路
４４まわりのモードと制御タイミングを示すがバ
スライン１に対する２次元演算回路４によるデー
タ転送（取り込み、送出）要求のタイミングは例
えばMOD１〜４のタイミングに４分割されてお
り、リードライトモード信号により図では
MODE１と２とをメモリからのリードタイミン
グ、３と４をメモリ等外部への送出（書込み）タ
イミングに割り当てている。そして転送制御上に
はこの分割され、リードライトモードに割り振ら
れたここで言うと４サイクルが１セツトとして一
内部命令で作動する様構成される。そしてメモリ
３に対してデータを要求するときにはバスのタイ
ミングに合わせて制御バスを介してリードアクセ
ス、アドレスバスを介して要求さるデータのアド
レスを指定し、読み出されてデータバスを介して
到着したデータを着信毎に入力データバツフア４
１に受け、次々と内部タイミングに従つて転送し
て演算回路４０のシフトレジスタにセツトし、
次々とパイプライン演算し、結果を次々と出力バ
ツフア４２に受け、この出力バツフア４２のデー
タを先の書込タイミングの期間に、格納すべきア
ドレスを付けてメモリ３に転送する。なをメモリ
３の書込み、読出し領域はプロセツサ２で管理さ
れておりアドレス発生回路４３は当然処理命令に
したがい、その支配下で仕事をしているものであ
る。
４４まわりのモードと制御タイミングを示すがバ
スライン１に対する２次元演算回路４によるデー
タ転送（取り込み、送出）要求のタイミングは例
えばMOD１〜４のタイミングに４分割されてお
り、リードライトモード信号により図では
MODE１と２とをメモリからのリードタイミン
グ、３と４をメモリ等外部への送出（書込み）タ
イミングに割り当てている。そして転送制御上に
はこの分割され、リードライトモードに割り振ら
れたここで言うと４サイクルが１セツトとして一
内部命令で作動する様構成される。そしてメモリ
３に対してデータを要求するときにはバスのタイ
ミングに合わせて制御バスを介してリードアクセ
ス、アドレスバスを介して要求さるデータのアド
レスを指定し、読み出されてデータバスを介して
到着したデータを着信毎に入力データバツフア４
１に受け、次々と内部タイミングに従つて転送し
て演算回路４０のシフトレジスタにセツトし、
次々とパイプライン演算し、結果を次々と出力バ
ツフア４２に受け、この出力バツフア４２のデー
タを先の書込タイミングの期間に、格納すべきア
ドレスを付けてメモリ３に転送する。なをメモリ
３の書込み、読出し領域はプロセツサ２で管理さ
れておりアドレス発生回路４３は当然処理命令に
したがい、その支配下で仕事をしているものであ
る。
なおメモリ３から２次元データマトリツクスと
して取り込むデータを１転送タイミング区間で取
り込む、すなはち転送するデータの、データ量
は、順序さはつきりしておればデータマトリツク
スの１行分、あるいは１列分である必要がないか
２次元配列データとして演算回路４０の入力デー
タセツト部であるシフトレジスタに転送する転送
単位は行単位のブロツクである方が便利であるこ
とが多いが、これも必須ではない。
して取り込むデータを１転送タイミング区間で取
り込む、すなはち転送するデータの、データ量
は、順序さはつきりしておればデータマトリツク
スの１行分、あるいは１列分である必要がないか
２次元配列データとして演算回路４０の入力デー
タセツト部であるシフトレジスタに転送する転送
単位は行単位のブロツクである方が便利であるこ
とが多いが、これも必須ではない。
またパイプラインで処理される演算内容自体も
特に指定するものではない。なをアドレス発生回
路４３の動作を第７図をもとに説明するとこの回
路はプロセツサ２からの取込領域と転送領域に関
する指令にもとづき、データのDMAを実行する
タイミングとアドレス制御を行う部分であつて、
この図では４タイミングサイクルで１セツトにな
つており夫々のタイミングサイクルでのアドレス
発行を行うためのカウンタ４１1〜４３4をもち、
１セツト中いくつかのタイミングでアクセスを動
作させるかを指定するFF４３ｃによつて１サイ
クル中の使用されるアクセスモード数がデータバ
スを介してプロセツサ２から指定される様になつ
ており、サイクリツクモードを順次進行させるた
めのクロツクCLKによつてサイクリツクに歩進
して順次カウンタ４３1〜４３4にアドレスデータ
を取り込むタイミングによるカウンタの選択を指
示するためのサイクリツクカウンタ４３ｅ、サイ
クリツクカウンタの値のここでは４つの値へのデ
コーダ４３ｄ、先のFF４３ｃの値と対比してカ
ウンタ選択信号（１ネーブル信号）を作るゲート
４３ｆの１〜４アドレスバス信号のデコーダ４３
ｂ、結果としての発行アドレスをバスにのせるた
めのマルチプレクサ４３ａ等より成り、まずプロ
セツサ２からアクセス処理指令があり、データバ
スを介して使用タイミングモード数、例えばここ
では３モードで第１が領域Ａからのデータ取込み
第２が領域Ｂからのデータ取込み、第３が領域Ｃ
へのデータ転送とすると、FF４３ｃの三つの出
力をセツトし、カウンタ４３ｅをリセツトし次の
クロツクタイミングでアドレスバスよりタイミン
グを指定し、データバスより領域の先頭アドレス
を次々を送つて来る。そしてこうして送つて来ら
れた先頭アドレスが夫々カウンタ４３1，４３2，
４３3にセツトされるとともに、マルチプレクサ
４３ａを介してメモリをDMAでアクセスするた
めのアクセス要求アドレスをアドレスバスを介し
て次々と所定のタイミングでメモリに発行してゆ
く、そしてデータバスを介してメモリから入力デ
ータバツフア４１ａあるいは４１ｂにデータが着
信するたびに着信したデータが領有していたアド
レス分上記カウンタ４３1，４３2の値をカウント
アツプするし、出力データバツフア４２から所定
のタイミング、ここでは第３のタイミングにのせ
て出力データの一転送ブロツクがメモリに転送さ
れるたびごとに該転送ブロツクが領有しているア
ドレス分カウンタ４３3の値をカウントアツプし
てゆくことにより夫々所定のタイミングをとらえ
て指定された領域分のデータを各領域のアドレス
順に順次取込み、順次処理し、順次指定された領
域に書き込むパイプラインデータ処理が汎用のデ
ータバスを介して実行される。なをサイクリツク
モードはここでは最大４サイクルで説明したが必
要に応じて８サイクリル等に拡大することが出
来、こうした場合三元入力以上の多項目間の演算
処理も同様な汎用バスとのインタフエスにより並
行処理出来ることは明らかである。
特に指定するものではない。なをアドレス発生回
路４３の動作を第７図をもとに説明するとこの回
路はプロセツサ２からの取込領域と転送領域に関
する指令にもとづき、データのDMAを実行する
タイミングとアドレス制御を行う部分であつて、
この図では４タイミングサイクルで１セツトにな
つており夫々のタイミングサイクルでのアドレス
発行を行うためのカウンタ４１1〜４３4をもち、
１セツト中いくつかのタイミングでアクセスを動
作させるかを指定するFF４３ｃによつて１サイ
クル中の使用されるアクセスモード数がデータバ
スを介してプロセツサ２から指定される様になつ
ており、サイクリツクモードを順次進行させるた
めのクロツクCLKによつてサイクリツクに歩進
して順次カウンタ４３1〜４３4にアドレスデータ
を取り込むタイミングによるカウンタの選択を指
示するためのサイクリツクカウンタ４３ｅ、サイ
クリツクカウンタの値のここでは４つの値へのデ
コーダ４３ｄ、先のFF４３ｃの値と対比してカ
ウンタ選択信号（１ネーブル信号）を作るゲート
４３ｆの１〜４アドレスバス信号のデコーダ４３
ｂ、結果としての発行アドレスをバスにのせるた
めのマルチプレクサ４３ａ等より成り、まずプロ
セツサ２からアクセス処理指令があり、データバ
スを介して使用タイミングモード数、例えばここ
では３モードで第１が領域Ａからのデータ取込み
第２が領域Ｂからのデータ取込み、第３が領域Ｃ
へのデータ転送とすると、FF４３ｃの三つの出
力をセツトし、カウンタ４３ｅをリセツトし次の
クロツクタイミングでアドレスバスよりタイミン
グを指定し、データバスより領域の先頭アドレス
を次々を送つて来る。そしてこうして送つて来ら
れた先頭アドレスが夫々カウンタ４３1，４３2，
４３3にセツトされるとともに、マルチプレクサ
４３ａを介してメモリをDMAでアクセスするた
めのアクセス要求アドレスをアドレスバスを介し
て次々と所定のタイミングでメモリに発行してゆ
く、そしてデータバスを介してメモリから入力デ
ータバツフア４１ａあるいは４１ｂにデータが着
信するたびに着信したデータが領有していたアド
レス分上記カウンタ４３1，４３2の値をカウント
アツプするし、出力データバツフア４２から所定
のタイミング、ここでは第３のタイミングにのせ
て出力データの一転送ブロツクがメモリに転送さ
れるたびごとに該転送ブロツクが領有しているア
ドレス分カウンタ４３3の値をカウントアツプし
てゆくことにより夫々所定のタイミングをとらえ
て指定された領域分のデータを各領域のアドレス
順に順次取込み、順次処理し、順次指定された領
域に書き込むパイプラインデータ処理が汎用のデ
ータバスを介して実行される。なをサイクリツク
モードはここでは最大４サイクルで説明したが必
要に応じて８サイクリル等に拡大することが出
来、こうした場合三元入力以上の多項目間の演算
処理も同様な汎用バスとのインタフエスにより並
行処理出来ることは明らかである。
（効 果）
以上説明した様に本発明によればサイクリツク
に動作する複数モードのDMAアクセス制御をそ
なえることによりパイプライン処理演算を行う演
算回路と汎用のバスとの間でインタフエースを取
りながらパイプラインの処理が実行出来るので汎
用のプロセツサで特殊な処理だけ早くしようとす
る希望があるとき、例えば小型のOCR装置で図
形認識等を行いたい場合等にきわめて有効な特徴
を発揮するものである。
に動作する複数モードのDMAアクセス制御をそ
なえることによりパイプライン処理演算を行う演
算回路と汎用のバスとの間でインタフエースを取
りながらパイプラインの処理が実行出来るので汎
用のプロセツサで特殊な処理だけ早くしようとす
る希望があるとき、例えば小型のOCR装置で図
形認識等を行いたい場合等にきわめて有効な特徴
を発揮するものである。
第１図乃至第１０図は本発明の一実施例の説明
図であり、第１図はシステム構成、第２図は２次
元演算回路においてパイプライン処理されるデー
タの流れを説明するもの、第３図は２次元配列デ
ータの意味を説明するもの、第４図は２次元演算
の内容を説明するものであり、第５図は第１図の
２次元演算回路のより詳細なブロツク図、第６図
は第５図の補足図でバスを介して汎用メモリをア
クセスするデータアクセスサイクルの説明図、第
７図は第５図のアドレス発生回路の構成例、第８
図は第５図の入力データバツフア回路の構成例、
第９図は第５図の出力データバツフア回路の構成
例、第１０図は第５図の演算回路の構成例を夫々
示すものである。 なお図中、１は汎用インタフエースのバスライ
ン、２は汎用プロセツサ、３は汎用メモリ、４は
２次元演算回路。
図であり、第１図はシステム構成、第２図は２次
元演算回路においてパイプライン処理されるデー
タの流れを説明するもの、第３図は２次元配列デ
ータの意味を説明するもの、第４図は２次元演算
の内容を説明するものであり、第５図は第１図の
２次元演算回路のより詳細なブロツク図、第６図
は第５図の補足図でバスを介して汎用メモリをア
クセスするデータアクセスサイクルの説明図、第
７図は第５図のアドレス発生回路の構成例、第８
図は第５図の入力データバツフア回路の構成例、
第９図は第５図の出力データバツフア回路の構成
例、第１０図は第５図の演算回路の構成例を夫々
示すものである。 なお図中、１は汎用インタフエースのバスライ
ン、２は汎用プロセツサ、３は汎用メモリ、４は
２次元演算回路。
Claims (1)
- １ バスを介して計算機に支配される高速演算モ
ジユールを有し、計算機より、該バスに連結する
記憶装置の複数の領域に格納された２次元データ
同志を演算，転送する指令が発行された時、複数
のアクセス動作タイミングモードを１セツトとし
てサイクリツクに作動するダイレクトメモリーア
クセスモードを有し、上記１セツトの動作タイミ
ングモード数を設定する手段と、上記１セツトの
タイミングの一つを選んで上記記憶装置の複数の
領域の一つから該領域のデータを取り込みバツフ
アに格納する手段と、こうして複数の領域から取
り込まれた２次元データ同志を演算する手段と、
演算結果を一時バツフアする手段と、上記タイミ
ングの一つを選択して上記２次元演算結果を転送
する手段を有することを特徴とする２次元演算回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039387A JPS59165140A (ja) | 1983-03-10 | 1983-03-10 | ２次元演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039387A JPS59165140A (ja) | 1983-03-10 | 1983-03-10 | ２次元演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59165140A JPS59165140A (ja) | 1984-09-18 |
| JPH04300B2 true JPH04300B2 (ja) | 1992-01-07 |
Family
ID=12551589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58039387A Granted JPS59165140A (ja) | 1983-03-10 | 1983-03-10 | ２次元演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165140A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63201822A (ja) * | 1987-02-13 | 1988-08-19 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | データ処理システム |
| JPH0719204B2 (ja) * | 1987-09-17 | 1995-03-06 | 筑波大学長 | 浮動小数点演算方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49100938A (ja) * | 1972-10-10 | 1974-09-24 | ||
| JPS54127235A (en) * | 1978-03-27 | 1979-10-03 | Toshiba Corp | Direct memory access unit |
| JPS5543525A (en) * | 1978-09-22 | 1980-03-27 | Hitachi Ltd | Photosensitive device |
-
1983
- 1983-03-10 JP JP58039387A patent/JPS59165140A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49100938A (ja) * | 1972-10-10 | 1974-09-24 | ||
| JPS54127235A (en) * | 1978-03-27 | 1979-10-03 | Toshiba Corp | Direct memory access unit |
| JPS5543525A (en) * | 1978-09-22 | 1980-03-27 | Hitachi Ltd | Photosensitive device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59165140A (ja) | 1984-09-18 |
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