JP2663417B2 - 記憶回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータフロープロセッサの記憶回路に関す
る。 〔従来の技術〕 従来、図３に示すようなデータフロープロセッサにお
いて、記憶回路301と複数のプロセッサ群304〜307とが
縦続に接続され、記憶回路301への書きこみを行うには
プロセッサ304〜307から書きこみアドレスと書きこみデ
ータとを記憶回路301へ送っていた。 例えば、図３において各プロセッサ304と305,305と30
6,306と307,307とインタフェース回路302,インタフェー
ス回路302と記憶回路301との間で、簡単のために１パイ
プラインクロックを有するとすれば、プロセッサ304か
ら記憶回路301へ書きこみアドレスを送るのに５パイプ
ラインサイクルを要し、書きこみデータを送るのに５パ
イプラインサイクルを要する。即ち１つのデータの書き
こみを行うのに10パイプラインサイクルを要することと
なる。この転送を行っている間、他のプロセッサからの
メモリアクセスデータは待ち状態になり、アクセスは遅
延される。また読み出しを行う際にはプロセッサ304〜3
07から読み出しアドレスを記憶回路301に送り、記憶回
路301から読み出しを行い、読み出されたデータ値を記
憶回路301からプロセッサ304〜307に送り返していた。
一例として、各プロセッサ304〜307,インタフェース回
路302,記憶回路301が１パイプラインサイクルで動作す
る場合には、プロセッサ304から記憶回路301に読み出し
アドレス値を送るのに５パイプラインサイクルを要し、
記憶回路301から読み出されたデータ値がプロセッサ304
に戻るのに２クロックを要し、合計７パイプラインサイ
クルで読み出しが行われる。同一のデータ値を別のアド
レスに移しかえる場合には、読み出しに７パイプライン
サイクルを要し、書き込みに10パイプラインサイクルを
要するので、全体で17パイプラインサイクルを要するこ
ととなる。このサイクル数を大幅に短縮することが本発
明の目的となる。 〔発明が解決しようとする問題点〕 このような従来の方法によると、例えば、画像処理を
行う際、アファイン変換，リサンプリング，矩形転送な
どのように、データ値は変化せす、アドレスが相異なる
読み出し領域から書きこみ領域へのデータ値の移送のみ
が必要である場合でも、メモリ読み出しアドレスを送
り、読み出されてきたデータ値と書きこみアドレス値と
を待ち合わせ同時にメモリへ送り出し書きこみを行なう
必要があり、プロセッサ群とメモリとの間を２つのアド
レスと１つのデータが行き来することとなり、プロセッ
サとメモリ間のバスの転送ネックをひきおこし、処理速
度を上げることができないという問題があった。 本発明の目的は、アドレス計算のみで済む場合にアド
レス領域間のデータ移送が高速にできる記憶回路を提供
することにある。 〔問題点を解決するための手段〕 本発明の構成は、プロセッサ群とメモリ部とがリング
状とパイプラインバスにより縦続的に接続されているデ
ータフロー処理装置の記憶回路において、プロセッサ部
から送られてくるデータ識別番号，書きこみ読み出し制
御信号，アドレス値を受けとり、該データ識別番号毎に
ペアとなるべきアドレス値が送られて来た時はペアにな
るまで待ち、該ペアとなるアドレス値を待ち合わせるた
め、その一方のアドレス値を貯えておくキューメモリ
と、該キューメモリから出力される該ペアとなる一方の
アドレス値と該キューメモリへの入力となる該ペアのも
う一方のアドレス値とのどちらか一方を選択して出力す
るマルチプレクサと、該マルチプレクサの出力信号をア
ドレス値としてアクセスし、読み出しあるいは書きこみ
を行なうメモリと、該メモリから読み出されたデータ値
をシステムクロックに同期してラッチし、該メモリへの
書きこみデータ値とするレジスタと、該書きこみ読み出
し制御信号，該データ識別番号を入力し、該システムク
ロックに同期して制御信号を該キューメモリ，該マルチ
プレクサ，該メモリに送出する制御部とから構成される
ことを特徴とする。 〔作用〕 本発明の構成によれば、識別番号が同一であり、読み
出し制御信号が“0",書きこみ制御信号が“1"であるよ
うに読み出しアドレス値と書きこみアドレス値とをキュ
ーメモリで待ち合わせ、先に到達した方のアドレス値を
キューメモリに到着順に貯えておき、もう一方の識別番
号を持つアドレス値が到着したとき識別番号の一致検出
を行い、一致していることでマルチプレクサにより先に
到着した一メモリに貯えてあるメモリ部への読み出しア
ドレス値と後から到着したメモリ部への書き込みアドレ
ス値をマルチプレクサにより選択し、メモリ部への読み
出しアドレス値および書き込みアドレス値とすることに
より、読み出しアドレス値から読み出したデータ値を書
きこみアドレス値へコピーし書きこみを行うことによ
り、プロセッサ部からメモリ部へ送られるものとして
は、読み出しアドレス値と書きこみアドレス値のみで済
み、データ値をプロセッサ部へ戻す必要がないので、プ
ロセッサ部とメモリ部との間のデータ転送量が少くてす
むという作用を持つ。 〔実施例〕 次に、本発明の実施例について図面を参照して詳細に
説明する。 第１図は本発明の一実施例の記憶回路を示すブロック
図である。図の記憶回路の外部にあるプロセッサ群から
本実施例の回路に対して入力されるデータは、データ識
別番号，書きこみ読み出し制御信号，アドレス値を持っ
ている。このデータ識別番号は、メモリでの演算機能の
種別や外部にある複数のプロセッサの中のどのプロセッ
サに対してデータが転送されるか、即ちデータの行き先
プロセッサ番号を示すフィールドと、行き先のプロセッ
サ内部で、キューメモリの選択や動作命令識別を示すも
のであり、１つ１つのデータストリーム（ベクトルデー
タ）に対して各々相異なるデータ識別番号が付けられて
いる。従って、同一のデータ識別番号を持つ一連のベク
トルデータに対しては同一の処理が施され、同一ベクト
ル内の個々のデータは各プロセッサ及びメモリ部を結合
するリング状のパイプラインバスを流れる順序のみによ
り識別される。基本的にはｎ個の要素からなるベクトル
データに対しての処理を取扱う。 この書きこみ読みだし制御信号は、外部にあるプロセ
ッサによりそれぞれ処理対象の読み出しアドレス値に
“0",処理結果の格納先番地を示す書きこみアドレス値
に“1"が付けられ、本実施例の記憶回路に送りこまれ
る。 図において、キューメモリ１は入力識別番号信号101
毎に独立に動作を行い、入力アドレス値信号102の値を
先入れ先出しのFIFOとして一時貯えておくメモリであ
る。制御部５からの信号104が“1"のとき入力識別番号
信号101に対応するキューから読み出しを行い、読み出
した値を信号105とする。信号104が“0"のときは信号10
2を入力識別番号信号101に対応するキューに書きこむ。
メモリ２は信号106をアドレス値としてアクセスされる
メモリであり、信号107が“0"のときは読み出しを行な
い信号とし、信号107が“1"のときは信号110の値の書き
こみを行なう。マルチプレクサ３は信号102及び信号105
のいずれか一方を、信号111の値に応じて選択的に出力
し、信号106とする。信号111が“0"のときは信号102を
選択し、“1"のときは信号105を選択する。レジスタ４
は信号119の値をクロック108に同期してラッチし信号11
0を出力する。制御部５は書きこみ読み出し制御信号103
と内部状態を参照し、制御信号104,107,111を生成す
る。制御部５の中の内部状態はシステム初期リセット時
に“0"となっているものとする。このような制御部５は
市販のプログラマブル・ロジック・アレイ（PLA）を用
いて実現される。制御部５はクロック112の立ち上りに
同期して状態が遷移する内部状態を持つ。内部状態とし
てはキューメモリ１にデータが貯えられているかどうか
を示す内部状態201と、キューメモリ１に貯えられてい
るデータが読み出しデータか書きこみデータかを示す内
部状態202の２種類をもつ。内部状態201はキューメモリ
１にデータが貯えられているときに“1"、そうでないと
き“0"である。内部状態202はキューメモリ１に貯えら
れているデータが読み出しデータのとき“0"、書きこみ
データのとき“1"とする。これらの内部状態は各データ
識別番号の信号101毎に用意されてあり、対応する状態
が遷移を起す。 以下では簡単のために、読み出しアドレス値と書きこ
みアドレス値とが同一のデータ識別番号信号101内にお
いては必ず交互にくるものとする。この制限を加えても
一般性は失なわれない。即ちこの制限により、キューメ
モリ１の深さは１ですむこととなるが、もし、読み出し
アドレス値と書きこみアドレス値とが交互にならずどち
らか一方が連続して高々ｎ個くるようなことがあるとす
ると、キューメモリ１の深さを、その最大の到着個数差
に見合う数の深さだけ用意しておけばよい。 第２図は制御部５の状態遷移図である。左列信号108,
103,201,202が入力信号及び入力状態、右列信号201,20
2,104,111,107が出力状態である。クロック信号108と立
下りで入力信号101,102,103が切りかわり、新しい信号
となる。制御部５の内部状態201,202もクロック信号108
の立下りで新しい内部状態201,202におきかわる。信号1
11と107は内部状態201,202がそれぞれ“1",“0"および
“1",“1"のときクロック信号108に同期して変化する。 尚、本発明の記憶回路は通常の読み出し、書きこみ動
作も行うが、上記実施例においては省いてある。 第３図は本発明の実施例を用いたデータ処理装置の一
例のブロック図である。 図において、301は本発明の記憶回路、302はインタフ
ェース回路、303はホストプロセッサ、304〜307はデー
タフローパイプラインプロセッサである。304〜307は例
えばNEC製イメージ処理プロセッサμPD7281であり、リ
ング状のパイプラインバスにより複数のプロセッサを縦
続接続した構成をとっている。 各プロセッサ間のデータの授受は非同期ハンドシェー
ク信号により行なわれ、このとき受け渡されるデータ
は、データの行き先プロセッサ番号を示すフィールド，
機能識別フィールド，制御フィールド，データ値フィー
ルドから構成される。各プロセッサは各々自分固有のプ
ロセッサ番号を予め設定されており、その番号と入力デ
ータの持つ行き先プロセッサ番号とが一致した場合にそ
のデータをプロセッサ内部に取りこみ、機能識別フィー
ルドに応じた処理を施し、新らしく行先プロセッサ番号
を付けかえて外部へ送り出す。該プロセッサの詳細は、
特開昭58−70360号公報に記載されている。 インタフェース回路302はプロセッサ307からの入力デ
ータのうち行先のプロセッサ番号を参照し、データの行
先を記憶回路301,プロセッサ304〜307,ホストプロセッ
サ303へ振り分けるスイッチとして機能をする。インタ
フェース回路302から記憶回路301へは、データ識別番
号，メモリアドレス値，データ値，制御信号が出力さ
れ、逆に記憶回路301からインタフェース回路302へは読
み出しデータ，制御信号が返される。ホストプロセッサ
303はプロセッサ304〜307,記憶回路301,インタフェース
回路302の初期設定，実行制御を行う。ホストプロセッ
サ303としては一例として市販の汎用パーソナルコンピ
ュータを用いる。 第３図のシステム構成においてホストプロセッサ303
から初期設定を行った後、プロセッサ304〜307に起動を
かけると処理が開始され、記憶回路301の内容が更新さ
れる。処理が終了すると終了通知をプロセッサ304〜307
からホストプロセッサ303に発行する。 以下では、本発明の動作を説明する。一例として、読
み出しアドレス値と書きこみアドレス値とが同一のデー
タ識別番号を持ち１つずつ交互に到着する場合について
説明する。 まず最初に読み出しアドレス“2"が信号102に、識別
番号値“1"が信号101に到着する。このとき書き込み読
み出し制御信号103の値は“0"であり、メモリ２の読み
出しを行なうことを表わす。この状態のまま、キューメ
モリ１の中で同一の識別番号値“1"を持つ書きこみアド
レス値“3"が到着するまで待ち合わせを行う。 次に、書きこみアドレス値“3"が信号102に、識別番
号値“1"が信号101に到着すると、制御部５の中で貯え
られてある読み出しアドレス値“2"の識別番号値“1"
と、今到着したばかりの書き込みアドレス値“3"の識別
番号値“1"とが比較され、一致していることが検出さ
れ、先に到着してキューメモリ１に貯えられてある読み
出しアドレス値“2"がキューメモリ１の出力側の信号10
5がマルチプレクサ３にて選択されメモリ２のアドレス
信号106上に読み出しアドレス値“2"が出力され、制御
信号107上に“0"が出力され、読み出しを行うことを表
わし、レジスタ４にクロック信号108が出力され、メモ
リ２から読み出されたデータ値“4"をラッチして保持す
る。 前述の識別番号値“1"の一致検出の比較の１つの実現
方法としては、読み出しアドレス値をキューメモリ１に
貯えておくときに対応する識別番号毎にキューメモリ１
を分割しておき、キューメモリ１の深さを16とすれば、
識別番号に16を掛け算した値をベースアドレスとして、
キューメモリ１に到着した読み出しアドレス値の個数を
カウンタでカウントし、そのカウント値をオフセットア
ドレスとして、ベースアドレスとオフセットアドレスを
足し合わせた値をアドレス値としてキューメモリ１をア
クセスすることができる。 このようにキューメモリ１を識別番号毎に分割してお
くことにより、ある１つの識別番号を持った読み出しア
ドレス値と、ペアになる同一識別番号持つ書きこみアド
レス値が必ずしも連続して到着しない場合、即ち、別の
識別番号を持つ読み出しアドレス値がその間に割り込ん
だ場合でも、先に到着した同一の識別番号を持った読み
出しアドレス値を一致検出することが出来る。 次に、今到着したキューメモリ１の入力側の信号102
の書き込アドレス値“3"がマルチプレクサ３にて選択さ
れ、書きこみアドレス値“3"がアドレス信号106上に出
力され、制御信号107上に“1"が出力され、書きこみを
行うことを表わし、レジスタ４に貯えられていた読み出
されたデータ値“4"が信号110を介して、メモリ２の中
に書きこまれる。 以上のようにしてアドレス値“2"に貯えられていたデ
ータ値“4"がアドレス値“3"にコピーされる。 アファイン変換などのようにデータ値が変化せず、ア
ドレスが相違なる読み出し領域から書き込み領域へのデ
ータ値の移送が２クロックで実現でき、従来読み出しア
ドレス値，読み出しデータ値，書きこみアドレス値，書
きこみデータ値という４クロックかかって、しかも読み
出しデータ値は、図３におけるデータフローパイプライ
ンプロセッサ304,305,306,307間を結ぶリングバスを一
周していたのが、この発明により、その必要がなくなる
ので、データ移送処理が大幅に高速化される。 〔発明の効果〕 以上述べたとおり、本発明によれば、データ値の変更
を伴わずアドレス計算のみの処理ですむような場合、読
み出しアドレスと書きこみアドレスとをプロセッサ部で
計算して求め、本発明の記憶回路に送ることのみで相異
なるアドレス領域間のデータ移送が高速に実行されると
いう効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例を示すブロック図、第２図は
第１図の制御部５の内部状態遷移図、第３図は第１図の
記憶回路用いて構成したデータ処理装置の一例を示すブ
ロック図である。 １……キューメモリ、２……メモリ、３……マルチプレ
クサ、４……レジスタ、５……制御部、301……記憶回
路、302……インタフェース回路、303……ホストプロセ
ッサ、304〜307……データフローパイプラインプロセッ
サ。

Claims (1)

1. (57)【特許請求の範囲】 １．プロセッサ群とメモリ部とがリング状とパイプライ
   ンバスにより縦続的に接続されているデータフロー処理
   装置の記憶回路においてプロセッサ部から送られてくる
   データ識別番号，書きこみ読み出し制御信号，アドレス
   値を受けとり、該データ識別番号毎にペアとなるべきア
   ドレス値が送られて来た時はペアになるまで待ち、該ペ
   アとなるアドレス値を待ち合わせるための、その一方の
   アドレス値を貯えておくキューメモリと、該キューメモ
   リから出力される該ペアとなる一方のアドレス値と該キ
   ューメモリへの入力となる該ペアのもう一方のアドレス
   値とのどちらか一方を選択して出力するマルチプレクサ
   と、該マルチプレクサの出力信号をアドレス値としてア
   クセスし、読み出しあるいは書きこみを行なうメモリ
   と、該メモリから読み出されたデータ値をシステムクロ
   ックに同期してラッチし、該メモリへの書きこみデータ
   値とするレジスタと、該書きこみ読み出し制御信号，該
   データ識別番号を入力し、該システムクロックに同期し
   て制御信号を該キューメモリ，該マルチプレクサ，該メ
   モリに送出する制御部とから構成されることを特徴とす
   る記憶回路。