JPS62182844A - 記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータフロープロセッサの記憶回路に関する。

〔従来の技術〕

従来、データフロープロセッサにおいてメモリ部と複数
のプロセッサ群とが縦続に接続され、メモリへの書きこ
みを行うにはプロセッサから書きこみアドレスと書きこ
みデータとをメモリへ送っていた。

また読み出しを行う際にはプロセッサから読み出しアド
レスをメモリに送り、メモリの読み出しを行い、読み出
されたデータ値をメモリからプロセッサに送り返してい
た。

〔発明が解決しようとする問題点〕

このような従来の方法によると、例えば、画像処理を行
う際、アファイン変換、リサンプリング。

矩形転送などのように、データ値は変化せず、アドレス
が相異なる読み出し領域から書きこみ領域へのデータ値
の移送のみが必要である場合でも、メモリ読み出しアド
レスを送り、読み出されてきたデータ値と書きこみアド
レス値とを待ち合わせ同時にメモリへ送り出し書きこみ
を行なう必要があり、プロセッサ群とメモリとの間を２
つのアドレスと１つのデータが行き来することとなり、
プロセッサとメモリ間のバスの転送ネックをひきおこし
、処理速度を上げることができないという問題があった
。

本発明の目的は、アドレス計算のみで済む場合にアドレ
ス領域間のデータ移送が高速にできる記憶回路を提供す
ることにある。

〔問題点を解決するための手段〕

本発明の構成は、プロセッサ群とメモリ部とがリング状
とパイプラインバスにより縦続的に接続されているデー
タフロー処理装置の記憶回路において、プロセッサ部か
ら送られてくるデータ識別番号、書きこみ読み出し制御
信号、アドレス値分受けとり、該データ識別番号毎にペ
アとなるべきアドレス値が送られて来た時はペアになる
まで待ち、該ペアとなる２つのアドレス値を同時に送り
出すキューメモリと、該入力アドレス値と該キューメモ
リからの出力値とのどちらが一方を遺灰して出力するマ
ルチプレクサと、該マルチプレクサの出力信号をアドレ
ス値としてアクセスし、読み出しあるいは書きこみを行
なうメモリと、該メモリから読み出されたデータ値をシ
ステムクロ・ツクの立ち下りに同期してラッチし、該メ
モリへの書きこみデータ値とするレジスタと、該書きこ
み読み出し制御信号、該データ識別番号を入力し、該シ
ステムクロックに同期して制御信号を該キューメモリ、
該マルチプレクサ、該メモリに送出する制御部とから構
成されることを特徴とする。

〔作用〕

本発明の構成によれば、識別番号が同一であり、書きこ
み読み出し制御信号がそれぞれ“０°′と°゛１”であ
るように読み出しアドレス値と書きこみアドレス値とを
キューメモリで待ち合わせ、先に到達した方のアドレス
値をキューメモリに到着順に貯えておき、もう一方のア
ドレス値が到着したときにペアとなる読み出しアドレス
値と書きこみアドレス値とをメモリ部に送り、読み出し
アドレス値から読み出したデータ値を書きこみアドレス
値ヘコピーし書きこみを行うことにより、プロセッサ部
からメモリ部へ送られるものとしては、読み出しアドレ
ス値と書きこみアドレス値のみで済み、データ値をプロ
セッサ部へ戻す必要がないので、プロセッサ部とメモリ
部との間のデータ転送址が少くてすむという作用を持つ
。

〔実施例〕

次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明の一実施例の記憶回路を示すブロック図
である０図の記憶回路の外部にあるプロセッサ群から本
実施例の回路に対して入力されるデータは、データ識別
番号、書きこみ読み出し制御信号、アドレス値を持って
いる。このデータ識別番号は、メモリでの演算機能の種
別や外部にある複数のプロセッサの中のどのプロセッサ
に対してデータが転送されるか、即ちデータの行き先プ
ロセッサ番号を示すものであり、１つ１つのデータスト
リーム（ベクトルデータ）に対して各々相異なるデータ
識別番号が付けられている。従って、同一のデータ識別
番号を持つ一連のベクＩ・ルデータに対しては同一の処
理が施され、同一ベクトル内の個々のデータは各プロセ
ッサ及びメモリ部を結合するリング状のパイプラインバ
スを流れる順序のみにより識別される。基本的にはｎ個
の要素からなるベクトルデータに対しての処理を取扱う
。

この書きこみ読みだし制御信号は、外部にあるプロセッ
サによりそれぞれ処理対象の読み出ｉ−アドレス値に’
ｏ”、処理結果の格納先番地を示す書きこみアドレス値
に“′１“′がｆ寸けられ、本実施例の記憶回路に送り
こまれる。

図において、キューメモリ１は入力識別番号信号１０】
毎に独立に動作を行い、入力アドレス値信号１０２の値
を先入れ先出しのＦ　Ｉ　ＦＯとして一時貯えておくメ
モリである。制御部５からの信号１０４が“１′°のと
き入力識別番号信号１０１に対応するキューから読み出
しを行い、読み出した値を信号１０５とする。信号１０
４が°゛０”のときは信号１０２を入力識別番号信号１
０１に対応するキューに書きこむ。メモリ２は信号１０
６をアドレス値としてアクセスされるメモリであり、信
号１０７が“Ｏ”のときは読み出しを行ない信号とし、
信号１０７が“１°′のときは信号１１０の値の書きこ
みを行なう。マルチプレクサ３は信号１０２及び信号１
０５のいずれか一方を、信号１１１の値に応じて選択的
に出力し、信号１０６とする。信号１１１が０”のとき
は信号１０２を選択し、“１”のときは信号１０５を選
択する。

レジスタ４は信号１０９の値をクロック１０８に同期し
てラッチし信号１１０を出力する。制御部５は書きこみ
読み出し制御信号１０３と内部状態を参照し、制御信号
１０４，１０７，１１．１を生成する。制御部５の中の
内部状態はシステム初期リセッＩ・時に°゛０°゛とな
っているものとする。このような制御部５は市販のプロ
グラマブル・ロジック・アレイ（ＰＬＡ）を用いて実現
される。制御部５はクロック】１２の立ち上りに同期し
て状態が遷移する内部状態を持つ。内部状態としてはキ
ューメモリ１にデータが貯えられているかどうかを示す
内部状態２０１と、キューメモリ１に貯えられているデ
ータが読み出しデータか書きこみデータかを示す内部状
態２０２の２種類をもつ。

内部状態２０１はキューメモリ１にデータが貯えられて
いるときに“１”、そうでないとき“０”である、内部
状態２０２はキューメモリ１に貯えられているデータが
読み出しデータのとき０″、書きこみデータのとき°゛
１°°とする。これらの内部状態は各データ識別番号の
信号１０１毎に用意されてあり、対応する状態が遷移を
起す。

以下では簡単のために読み出しアドレス値を書きこみア
ドレス値とが同一のデータ識別番号信号１０１内におい
ては必ず交互にくるものとする。

この制限を加えても一般性は失なわれない９即ちこの制
限により、キューメモリ１の深さは１ですむこととなる
が、もし、読み出しアドレス値と書きこみアドレス値と
が交互にならずどちらが一方が連続して高々ｎ個くるよ
うなことがあるとすると、キューメモリ１の深さを、そ
の最大の到着個数差に見合う数の深さだけ用意しておけ
ばよい。

第２図は制御部５の状態遷移図である。左列信号１０８
，１０３，２０１．２０２が入力信号及び入力状態、右
列信号２０１，２０２，１０４゜１１１．１０７が出力
状態である。クロック信号１０８と立下りで入力信号１
０１，１０２．１０３が切りかわり、新しい信号となる
。制御部５の内部状態２０１，２０２もクロック信号１
０８の立下りで新しい内部状１２ｏ１．２０２におきか
わる。信号１１１と１０７は内部状態２０１．２０２が
それぞれ°゛１′′、“０″および″”１”、’“１°
°のときクロック信号１０８に同期して変化する。

尚、本発明の記憶回路は通常の読み出し、書きこみ動作
も行うが、上記実施例においては省いである。

第３図は本発明の実施例を用いたデータ処理装置の一例
のブロック図である。

図において、３０１は本発明の記憶回路、３０２はイン
タフェース回路、３０３はホストプロセッサ、３０４〜
３０７はデータフローパイプラインプロセッサである。

３０４〜３０７は例えばＮＥＣ製イメージ処理プロセッ
サμＰＤ７２８１であり、リング状のパイプラインバス
により複数のプロセッサを縦続接続した構成をとってい
る。

各プロセッサ間のデータの授受は非同期ハンドシェーク
信号により行なわれ、このとき受は渡されるデータは、
データの行き先プロセッサ番号を示すフィールド、機能
識別フィールド、制御フィールド、データ値フィールド
から構成される。各プロセッサは各々自分固有のプロセ
ッサ番号を予め設定されており、その番号と入力データ
の持つ行き先プロセッサ番号とが一致した場合にそのデ
−タをブロモ・ソサ内部に取りこみ、機能識別フィール
ドに応じた処理を施し、新らしく行先プロセッサ番号を
付けかえて外部へ送り出す。該ブロモ・ソサの詳細は、
特開昭５８−７０３６０号公報に記載されている。

インタフェース回路３０２はブロモ・ソサ３０７からの
入力データのうち行先のプロセッサ番号を参照し、デー
タの行先を記憶回路３０１．プロセッサ３０４〜３０７
．ポスＩ・プロセッサ３０３へ振り分けるスイッチとし
て機能をする。インタフェース回路３０２から記憶回路
３０１へは、データ識別番号、メモリアドレス値、デー
タ値、制御信号が出力され、逆に記憶回路３０１がらイ
ンタフェース回路３０２へは読み出しデータ、制御信号
が返される。ホストプロセッサ３０３はプロセッサ３０
４〜３０７．記憶回路３０１．インタフェース回路３０
２の初期設定、実行制御を行う。

ホストプロセッサ３０３としては一例として市販の汎用
パーソナルコンピュータを用いる。

第３図のシステム構成においてホストプロセッサ３０３
から初期設定を行った後、プロセッサ３０４〜３０７に
起動をかけると処理が開始され、記憶回路３０１の内容
が更新される。処理が終了すると終了通知をプロセッサ
３０４〜３０７からホストプロセッサ３０３に発行する
。

〔発明の効果〕

以上述べたとおり、本発明によれば、データ値の変更を
伴わずアドレス領域間のみの処理ですむような場合、読
み出しアドレスと書きこみアドレスとをプロセッサ部で
計算して求め、本発明の記憶回路に送ることのみで相異
なるアドレス領域間のデータ移送が高速に実行されると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の制御部５の内部状態遷移図、第３図は第１図の
記憶回路用いて構成したデータ処理装置の一例を示すブ
ロック図である。 １・・・キューメモリ、２・・・メモリ、３・・・マル
チプレクサ、４・・・レジスタ、５・・・制御部、３０
１・・・記憶回路、３０２・・・インタフェース回路、
３０３・・・ホストプロセッサ、３０４〜３０７・・・
データフローパイプラインプロセッサ。 乍ｌ　図

Claims (1)

【特許請求の範囲】
1. プロセッサ群とメモリ部とがリング状とパイプラインバ
   スにより縦続的に接続さているデータフロー処理装置の
   記憶回路においてプロセッサ部から送られてくるデータ
   識別番号、書きこみ読み出し制御信号、アドレス値を受
   けとり、該データ識別番号毎にペアとなるべきアドレス
   値が送られて来た時はペアになるまで待ち、該ペアとな
   る２つのアドレス値を同時に送り出すキューメモリと、
   該入力アドレス値と該キューメモリからの出力値とのど
   ちらか一方を選択して出力するマルチプレクサと、該マ
   ルチプレクサの出力信号をアドレス値としてアクセスし
   、読み出しあるいは書きこみを行なうメモリと、該メモ
   リから読み出されたデータ値をシステムクロックの立ち
   下りに同期してラッチし、該メモリへの書きこみデータ
   値とするレジスタと、該書きこみ読み出し制御信号、該
   データ識別番号を入力し、該システムクロックに同期し
   て制御信号を該キューメモリ、該マルチプレクサ、該メ
   モリに送出する制御部とから構成されることを特徴とす
   る記憶回路。