JPH0586573B2 - - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ この発明はメモリを用いてテンプレートマツチ
ングを行う回路に関する。

すなわち、本発明はパケツト型データを取り扱
う装置においてデータ間の関係により当該データ
の結合等の加工を行う手段を提供する。

具体的には例えば、データ駆動型計算機におい
ては２人力命令のそれぞれの入力の結合という処
理が重要である。例えばａ＋ｂ＝ｃという計算に
おいてデータａ及びデータｂに対応するパケツト
データが処理“＋”を行い、結果をデータｃとし
て以降の計算で使用する（第６図）。この処理の
うちデータａ及びｂの結合を行う手段として本発
明は有効である。本処理を非同期で行いデータａ
等をパケツトデータとして取り扱う場合、データ
ａまたはｂの生成、処理等は非同期に行われるた
め、それらの結合にはデータの待ち合わせ機構が
必要であり、そのためには一時的にデータを保持
する記憶装置等を用いることによつて実現でき
る。

パケツトデータは、パケツトの識別子（ノード
番号）、伝送すべきデータ（ａ又はｂ）、及び当該
データに対する処理（＋）等からなり、フオーマ
ツト例を第７図に示す。

＜従来の技術＞ 従来、単一入力ポートから連続的に入力される
データによりマツチングメモリをアクセスした場
合、パイプライン処理を行つてメモリのアクセス
を密にしシステムの処理能力を上げている。デー
タのビツト幅の増大にはデータ線のビツト幅の拡
大で対応した。

＜発明が解決しようとする問題点＞ パイプライン処理でメモリのアクセスを行つて
もアクセスを密にするには限界があり、マツチン
グメモリ部での処理能力がシステム全体の処理能
力を制約する。データのビツト幅の増大にデータ
線のビツト幅の拡大で対応するとシステムをLSI
化した場合には入出力ピンが増え、更にチツプ内
の配線領域が増え能動領域の利用率が低くなる等
の問題がある。本発明では前記の問題点を解決
し、高速なテンプレートマツチングの実現を目的
としている。

＜問題点を解決するための手段＞ 本発明ではデータ伝送路を多段のデータラツチ
等のデータ保持機構で構成し、前記データ保持機
構のデータの移動を共通クロツク又はハンドシエ
イク転送制御に従う自己同期型緩衝記憶機構等で
制御し、前記データ伝送路を複数のパイプライン
ステージに分割し各パイプラインステージで複数
のパイプライン処理を並列に行う。前記データ伝
送路を伝送するデータに対して単一のマツチング
メモリからのデータの読み出し、読み出されたデ
ータと当該入力データの比較、比較結果による前
記各データの一部或いは全部を変更したり、当該
入力データと前記マツチングメモリから読み出さ
れたデータの内容を入れ換える等の処理、及び前
記マツチングメモリへの前記処理されたデータの
書き込みをそれぞれのパイプラインステージで順
に実行するように構成し、更に各パイプラインス
テージで実行される処理に要する時間をデータ伝
送路の１段当たりの伝送遅延時間以下にし、当該
データ伝送路の入力データに対して前記処理に必
要な段数のデータ保持機構で構成されるデータ伝
送路でパイプライン処理する。少なくとも一つの
前記パイプライン処理を行うデータ伝送路に対し
て並列に入力されるデータから発生する前記単一
のマツチングメモリに対するメモリアクセス要求
をメモリアクセス制御回路で順序付けし、同時に
複数のメモリアクセスが起こらないようにデータ
の伝送を制御する。メモリ読み出し部では前記マ
ツチングメモリから読み出されたデータと当該入
力データの対応するワードデータのデータ伝送路
を伝送するタイミングが同じになるように当該デ
ータ伝送路と同期がとられているデータ伝送路上
に前記読み出しデータを送り出し、パケツトデー
タを構成する。メモリ書き込み部では前記データ
伝送路を伝送し、当該パケツトデータを構成する
ワードデータの内、マツチングメモリに書き込む
必要のあるデータを同じタイミングで読み出せる
ように揃えてから前記マツチングメモリに書き込
む。

＜作用＞ 前記各段のパイプライン処理の実行時間をデー
タ伝送路の１段当たりの伝送遅延時間以下に抑え
ることにより、メモリアクセスが重ならない限り
前記データ伝送路を伝送するデータの伝送は乱さ
れず、データ伝送路の能力で決まる時間間隔でデ
ータを入力ポートから入力でき、メモリアクセス
が重なつた場合でもメモリアクセス制御回路によ
りデータ伝送路が制御され、実行されているメモ
リアクセスが終了するまで該メモリアクセスが待
たされ処理に予盾が生じない。複数語からなるパ
ケツトデータを扱うことにより一つのパケツトデ
ータをワードデータ毎に同時に複数のパイプライ
ンステージに存在させることができるため、パイ
プライン処理を細分化することができる。つまり
パイプライン処理に要する時間を短くすることが
でき、パイプラインステージでの処理時間をデー
タ伝送路の１段当たりの伝送遅延時間以下に収め
るのが容易である。メモリのアクセスを要求する
データが並列に入力されることにより、従来の単
一入出力ポートからのメモリアクセスを行う方式
よりメモリアクセスを密に出来る。複数語からな
るパケツトデータを扱うことによりデータ線のビ
ツト幅の拡張を抑えることができ、LSI化に有利
である。

＜実施例＞ 第１図は本発明の２つの入力ポートと２つの並
列なデータ伝送路を持つ一実施例の構成図であ
り、データ伝送路１Ａ，１Ｂ、メモリ読み出し部
２Ａ，２Ｂ、比較判定部３Ａ，３Ｂ、データ処理
部４Ａ，４Ｂ、メモリ書き込み部５Ａ，５Ｂ、マ
ツチングメモリ６、メモリアクセス制御回路７で
構成されている。データ伝送路１Ａ，１Ｂは、共
通クロツクによつて転送制御される複数段のシフ
トレジスタ等で構成されるデータの保持が可能な
データ伝送路又はハンドシエイク転送制御に従う
自己同期型緩衝記憶機構で構成されるデータ伝送
路であり、データ伝送路を構成するデータ保持機
構（データラツチ）は前記データ伝送路の制御に
より共通クロツク又は前記自己同期型緩衝記憶機
構が生成する伝送制御信号によつて制御される。

データ伝送路１Ａ又は１Ｂに入力されたデータ
に対してメモリ読み出し部２Ａ又は２Ｂではデー
タの一部或いは全部からなりデータを識別するた
めの識別子に対応するアドレスのデータをマツチ
ングメモリ６から読み出し、比較判定部３Ａ又は
３Ｂでは前記メモリ読み出し部２Ａ又は２Ｂでマ
ツチングメモリ６から読み出されたデータと、入
力された当該データの各識別子を比較し各データ
の関係を判定する。第一ワードに当該パケツトデ
ータの前記識別子がある場合、比較判定は第一ワ
ード同士のみ行なわれ、当該比較判定部に次のパ
ケツトデータの第一ワードが到着するまで比較判
定結果は保持される。データ処理部４Ａ又は４Ｂ
では前記比較判定部３Ａ又は３Ｂで得られた判定
結果に基づき各データの一部或いは全部を変更し
たり、当該入力データと前記マツチングメモリか
ら読みだされたデータの内容を入れ換える等の処
理を行い、更に処理結果に基づき処理された各デ
ータを所定のデータ伝送路に送り出す。更にメモ
リ書き込み部５Ａ又は５Ｂでは前記判定結果に基
づき前記の何れかのデータを前記マツチングメモ
リ６の当該データの識別子に対応するアドレスに
書き込む、或いは前記マツチングメモリ６の当該
データの識別子に対応するアドレスのデータを消
去する。

第１図に示すデータ伝送路を構成するデータ伝
送回路（第３図）の伝送制御素子の具体的構成例
を第８図に、動作タイミングを第９図に示す。

本データ伝送回路を直列に連続して接続した場
合、注目するデータ伝送回路は次段の許可信号出
力３０３を許可信号入力３０５として入力し、当
該信号が“Ｈ”であることにより、次段のデータ
伝送回路が空であることがわかり、次段にデータ
送出可能状態となる。注目するデータ伝送回路に
データが保持されている時、当該伝送制御素子の
許可信号出力３０３が“Ｌ”となり、許可信号入
力３０５“Ｈ”の時、伝送信号出力３０４，３０
１を“Ｌ”とし、次段に伝送信号を送出すると同
時にデータラツチに保持されているデータを次段
のデータラツチに送出する。これにより当該デー
タ伝送回路は空となり、許可信号出力３０３を
“Ｈ”とし、データ受入れ可能状態となる。この
ように外部クロツク等を使わずに次段の状態によ
りデータの伝送を自律的に行い、バツフアとして
の機能も有する自己同期型緩衝記憶機構によりデ
ータ伝送路が構成される。

上記データ伝送回路を直列に接続したデータ伝
送路にパケツトデータを連続的に投入した場合、
投入間隔及び途中のデータ処理部におけるパケツ
トデータの処理に要する時間及び出力ポートの送
出可能間隔等によりデータ伝送路上に存在するパ
ケツトの位置、パケツト間隔等が決まり、自己同
期型緩衝記憶機構ではパケツトの位置を明確に予
測することが困難であるため、並列にメモリアク
セスが発生し、それらを調停する機能が必要であ
る。

本実施例において例えば、比較判定部３Ａ，３
Ｂでは入力ポートＡ又はＢに入力されるパケツト
データの識別子とマツチングメモリ６に記憶され
ているパケツトデータの識別子の比較判定を行
い、当該識別子が、同一である場合は比較結果に
よりデータ処理部４Ａ，４Ｂでは、例えば当該パ
ケツトに対応するパケツトが検知されたことを示
すフラグを立て、出力ポートＡ及びＢから送出す
る。以降に接続される演算回路では、当該付加さ
れたフラグにより演算、例えばａ＋ｂの処理を行
う。入力パケツトに対応するデータがマツチング
メモリ６に記憶されていない場合は当該データを
マツチングメモリ６に書き込み、その後に入力さ
れるパケツトデータとの待ち合わせを行う。

マツチングメモリ６へのパケツトデータの記憶
には、例えば、当該パケツトの識別子を物理アド
レスにマツピングすることにより行う。

入力データ一つに対して前記の一連のパイプラ
イン処理が順に起こり、メモリアクセスの要求が
競合することは無いが、同一のデータ伝送路に連
続してデータが入力された場合、或いは異なるデ
ータ伝送路に並列にデータが入力された場合、メ
モリアクセス要求が競合する場合がある。メモリ
アクセス制御回路７ではメモリ読み出し部２Ａ，
２Ｂ、メモリ書き込み部５Ａ，５Ｂのメモリアク
セス部の内１ケ所だけにメモリアクセス許可信号
（読み出し許可信号Ａ／Ｂ、又は書き込み許可信
号Ａ／Ｂ）によりメモリのアクセスを許可する。
メモリアクセスの許可はメモリアクセス要求が発
生したメモリアクセス部が優先され、複数のメモ
リアクセスが競合した場合はメモリアクセス要求
が早く起こつたメモリアクセス部２Ａ、又は２
Ｂ、又は５Ａ、又は５Ｂから順に優先して実行さ
れる。メモリアクセスを許可されたメモリアクセ
ス部はメモリをアクセスしている期間を示すメモ
リアクセス実行信号（読み出し実行信号Ａ／Ｂ、
書き込み実行信号Ａ／Ｂ）を発生し、メモリアク
セス期間中は他のメモリアクセス部のメモリアク
セスを許可せず、実行しているメモリアクセスが
終了次第、他のメモリアクセス要求が起こつたメ
モリアクセス部のメモリアクセスを許可する。こ
のようにメモリアクセス要求に対してメモリアク
セス期間中、データ伝送路をメモリアクセス許可
信号により制御し、他のデータによるメモリアク
セスを待たせることにより、同時に複数のメモリ
アクセスが起こることを回避する。

第２図は、第１図の比較判定部３Ａとデータ処
理部４Ａ、比較判定部３Ｂとデータ処理部４Ｂを
同じパイプラインステージで実行させた場合の構
成図であり、パイプライン処理の実行時間により
データ伝送路の１段当たりの伝送遅延時間に収ま
る範囲で複数のパイプライン処理を一つのパイプ
ラインステージで実行させたり、１段当たりの伝
送遅延時間に収まらない処理を複数のパイプライ
ンステージに分割する構成が任意に実現できる。

第３図はハンドシエイク転送制御に従う自己同
期型緩衝記憶機構の一実施例であり、データ伝送
路は前記自己同期型緩衝記憶機構を複数段連続し
て接続し構成され、伝送制御素子３０６は前後に
接続される伝送制御素子と伝送信号３０２，３０
４及び許可信号３０３，３０５でハンドシエイク
を行い次段に接続される伝送制御素子の状態に従
つて伝送制御信号３０１を生成する。バツフア３
０７は伝送制御信号３０１でデータラツチ３０８
を動作させるための回路で、データラツチ３０８
は一つ以上のデータ保持機構で構成され、伝送制
御信号３０１によつてデータの保持（ホールド）、
及び通過（スルー）が制御される。

第４図はメモリ読み出し部の一実施例であり、
Ｍ語のワードデータでパケツトデータを構成し、
１≦Ｎ≦Ｍの場合の動作を示す。先頭のワード
（第一ワード）がデータラツチ１０４Ｂ(1)にホー
ルドされるまでにマツチングメモリからのデータ
の読み出しが完了し、メモリ出力ポート１０１の
データが確定する。但しメモリ出力ポート１０１
(N)のデータが当該Ｎワード目のワードデータがデ
ータラツチ１０４Ｂ(N)にホールドされる時間まで
ホールドされている場合はデータラツチ１０２(N)
は省くことができる。

スイツチ１０３Ｓは制御信号１０５により２つ
の入力データの内一つの入力だけを通過させる機
能を持ち、それぞれの前記スイツチはデータ伝送
路１０４にホールドされているデータにより制御
される。例えば当該パケツトデータのＮワード目
に対応するメモリデータはデータラツチ１０１(N)
又は１０２(N)にホールドされており、当該Ｎワー
ド目のパケツトデータがデータラツチ１０４Ｂ
（Ｎ＋１）にホールドされた時、当該ワードデー
タのワードを識別する情報によつてスイツチ１０
３Ｓ(N)はデータラツチ１０２(N)のデータを通過さ
せ、それ以外の時はデータラツチ１０３Ａ（Ｎ＋
１）を通過させるように動作し、当該ワードデー
タが１０４Ｂ(N)にホールドされるタイミングでメ
モリデータはデータラツチ１０３Ａ(N)にホールド
される。前記の方法を当該パケツトデータの全ワ
ードデータに対して行い、データラツチ１０２に
ホールドされたデータはデータ伝送路１０４を伝
送する当該入力パケツトデータの対応するワード
データと制御信号１０６によつて同じタイミング
でホールドされ、前記スイツチ１０３Ｓの機能に
よりデータ伝送路１０３に送り出される。当該パ
ケツトデータの第一ワードに前記識別子がある場
合は第一ワードがデータラツチ１０４Ｂ(2)から１
０４Ｂ(1)に伝送される段間伝送時間にマツチング
メモリ６の読み出しを行い、当該第一ワードがデ
ータラツチ１０４Ｂ(1)にホールドされるタイミン
グで読み出したデータをデータラツチ１０２にホ
ールドすればマツチングメモリ６からの読み出し
がデータ伝送路の１段当たりの伝送遅延時間で完
了する。この場合メモリアクセス制御回路７から
の読み出し許可信号はデータラツチ１０４Ｂ(2)を
第一ワードが通過するのを制御する。

第５図はメモリ書き込み部の一実施例であり、
Ｍ語のワードデータでパケツトデータを構成し、
１≦Ｎ≦Ｍとし当該パケツトデータの全ワードデ
ータを同じタイミングで伝送を制御されるデータ
ラツチにホールドし該データをマツチングメモリ
に書き込む場合の動作を示す。例えばパケツトデ
ータのＮワード目に対応するワードデータがデー
タラツチ２０２にホールドされた時、当該ワード
データのワードを識別する情報から生成されるデ
ータラツチ制御信号２０７(N)によりデータラツチ
２０３に当該ワードデータをホールドするタイミ
ングでデータラツチ２０１(N)にも当該ワードデー
タをホールドする。前記制御をデータ伝送路２０
５を伝送する当該パケツトデータの全ワードデー
タについて行い、それぞれのワードデータがデー
タラツチ２０３にホールドされる時、当該ワード
データはデータラツチ２０１の対応するデータラ
ツチにホールドされ、最後のワードである等Ｍワ
ードがデータラツチ２０３にホールドされた時、
全パケツトデータがデータラツチ２０１の対応す
るデータラツチにホールドされ、このデータを第
Ｍワードデータがデータラツチ２０３にホールド
されるタイミングで前記マツチングメモリに書き
込みを始める。第Ｍワードがデータラツチ２０４
にホールドされるまでにデータラツチ２０１のデ
ータをマツチングメモリ６へ書き込めばデータ伝
送路の１段当たりの伝送遅延時間で書き込み処理
が完了する。この場合メモリアクセス制御回路７
からの書き込み許可信号はデータラツチ２０３を
第Ｍワードが通過するのを制御する。

＜発明の効果＞ 以上のように本発明を用いることにより、テン
プレートマツチングを高速に実現できる。

【図面の簡単な説明】

第１図、第２図は、本発明の一実施例を示す構
成図である。第１図、第２図において、１Ａ，１
Ｂはデータ伝送路、２Ａ，２Ｂはメモリ読み出し
部、３Ａ，３Ｂは比較判定部、４Ａ，４Ｂはデー
タ処理部、５Ａ，５Ｂはメモリ書き込み部、６は
マツチングメモリ、７はメモリアクセス制御回路
であり、読み出し実行信号Ａ／Ｂ及び書き込み実
行信号Ａ／Ｂをメモリアクセス実行信号、読み出
し許可信号Ａ／Ｂ及び書き込み許可信号Ａ／Ｂを
メモリアクセス許可信号、読み出し要求信号Ａ／
Ｂ及び書き込み要求信号Ａ／Ｂをメモリアクセス
要求信号とする。第３図はデータ伝送路で用いら
れる伝送制御回路の一実施例を示す構成図であ
る。第３図において、３０１は伝送制御信号、３
０２，３０３，３０４，３０５はハンドシエイク
に用いられる制御信号で、伝送信号入力、許可信
号出力、伝送信号出力、許可信号入力、３０６は
伝送制御素子、３０７はバツフア、３０８はデー
タラツチを示す。第４図は本発明を構成するメモ
リ読み出し部３Ａ，３Ｂの一実施例を示す構成図
である。第４図において、１０１はマツチングメ
モリのデータ出力ポート、１０２はマツチングメ
モリの出力データをホールドするデータラツチ、
１０３はマツチングメモリから読み出されたデー
タを載せるデータ伝送路、１０３Ａはデータ伝送
路１０３を構成するデータラツチ、１０３Ｓはス
イツチ、１０４は入力データが伝送するデータ伝
送路、１０４Ｂはデータ伝送路１０４を構成する
データラツチ、１０５はスイツチ制御信号、１０
６はデータラツチ制御信号で、（ ）内の数字は
対応するワードデータの識別番号を示す。第５図
は本発明を構成するメモリ書き込み部５Ａ，５Ｂ
の一実施例を示す構成図である。５図において、
２０１はマツチングメモリの入力データをホール
ドするデータラツチ、２０５は入力データが伝送
するデータ伝送路、２０２，２０３，２０４はデ
ータ伝送路２０５を構成するデータラツチの一
部、２０６はマツチングメモリのデータ入力ポー
ト、２０７はデータラツチ制御信号で、（ ）内
の数字は対応するワードデータの識別番号を示
す。第６図はデータ駆動型計算機に於けるデータ
フローグラフを示す図である。第７図はパケツト
データのフオーマツト例を示す図である。第８図
はデータ伝送回路を構成する伝送制御素子の回路
図である。第９図は同動作タイミングチヤートで
ある。

Claims (1)

【特許請求の範囲】
1. １ 少なくとも一つの入力ポートを持ち、これら
   の入力ポートから入力される一語以上のワードデ
   ータからなるパケツトデータに対してデータの一
   部或いは全部からなり入力データを識別するため
   の識別子に対応するアドレスを持つマツチングメ
   モリと、前記マツチングメモリをアクセスして当
   該パケツトデータの前記識別子に対応するアドレ
   スのデータの読み出しを行うメモリ読み出し部
   と、読み出された前記データと当該パケツトデー
   タの前記識別子を比較し、当該各データ間の関係
   を判定する比較判定部と、前記比較判定部で求め
   られた比較結果に基づき当該各データの一部或い
   は全部を変更したり、当該入力データとマツチン
   グメモリから読みだされたデータの内容を入れ換
   える等の処理を行うデータ処理部と、前記マツチ
   ングメモリの当該パケツトデータの前記識別子に
   対応するアドレスに前記データ処理部で処理され
   たデータの書き込みを行うメモリ書き込み部と、
   これらの処理をパイプライン処理しつつデータ伝
   送が可能な前記入力ポートに対応する少なくとも
   一つのデータ伝送路と、少なくとも一つの前記デ
   ータ伝送路を伝送する二つ以上のデータに対して
   前記単一のマツチングメモリのアクセスが同時に
   発生しないように前記データ伝送路上のデータの
   伝送を調停するメモリアクセス制御回路を備え、
   一語以上のワードデータからなるパケツトデータ
   の少なくとも一つの並列な入力に対してそれぞれ
   のデータのパイプライン処理を並列に実行し、高
   速にテンプレートマツチングを行うことを特徴と
   するテンプレートマツチング回路。