JPH02125358A - 多重バスメモリアクセス調停方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は、共通メモリを有するマルチプロセッサシス
テムにおいてシフトレジスタを用いてメモリアクセス順
序を調停するようにした多重バスメモリアクセス調停方
式に関する。

（従来の技術） 通常マルチプロセッサシステムは、第４図に示すように
、多重システムバスＳＢに、複数のプロセッサＰ、、Ｐ
、・・・・・・とこれら各プロセッサＰ＋、Ｐｚ・・・
・・・からアクセス可能な共通メモリＣＭとが接続され
た構成を有する。ここで、共通メモリＣＭは、多重シス
テムバスＳＢのバス数に対応する数のメモリを用意し、
これらのメモリ内容が同一となるように制御されている
。

〔発明が解決しようとする課題〕

しかしながら、上記従来のマルチプロセッサシステムに
あっては、各システムバスから同時に続出要求が発生し
ても、それらを同時に処理することができるが、書込要
求の場合には、全部のメモリに同一データを書込む必要
があるため、その書込動作中は、他のシステムバスから
のメモリ要求を待たさなければならない課題があると共
に、メモリの同一アドレスに対して時間的にずれて読出
要求及び書込要求が発生した場合には、プロセッサが異
なったデータを読出すことを防止するためにその発生順
序逆りに処理しなければならない課題があった。

そこで、この発明は、上記従来例の課題に着目してなさ
れたものであり、複数のプロセッサから同一時刻に続出
又は書込要求があったときに、予め定められた順序でメ
モリアクセスを許可すると共に、異なる時刻に続出又は
書込要求があったときには、その要求のあった順序に従
ってメモリをアクセスし、しかも異なる時刻に発生した
続出又は書込要求であっても同一サイクルに処理できる
場合には同一サイクルで処理することが可能な多重バス
メモリアクセス調停方式を提供することを目的としてい
る。

〔課題を解決するための手段〕

上記目的を達成するために、この発明に係る多重バスメ
モリアクセス調停方式は、８重システムバスに、複数の
プロセッサが接続されていると共に、各プロセッサが共
通にアクセス可能な共通メモリが接続されているマルチ
プロセッサシステムのメモリアクセス調停方式において
、前記共通メモリは、２重列Ｘ　（ａ＋ｌ）　・Ｎ段（
ａは書込バッファの段数）のシフトレジスタを有し、そ
の各列の要素がＮ市バスそれぞれの読出要求又は書込要
求の有無を示し、各段が１メモリサイクルに対応する構
成とし、同一サイクルに発生したメモリ要求は同−段に
記録し、異なったサイクルに発生したメモリ要求は異な
る段に記録することにより、当該シフトレジスタの出力
を利用してメモリアクセス順序を調停することを特徴と
している。

〔作用〕

この発明においては、８重システムバスに対応して、２
重列ｘ（ａ＋１）Ｎ段のシフトレジスタを使用すること
によって、８重システムバスからの共通メモリに対する
続出又は書込要求の有無及び順序を記録し、さらにこの
シフトレジスタの出力を使用して各メモリリクエスト間
のアクセス順序の調整を行うことにより、効果的なバス
リクエストの調整を行うことができる。

〔実施例〕

以下、この発明の実施例を図面に基づいて説明する。

第１図はこの発明の第１実施例を示すブロック図である
。

図中、ＳＢ、〜ＳＢ、は３重のシステムバスであり、こ
れらシステムバスＳＢ、〜ＳＢ、に複数のプロセッサＰ
　＋、　Ｐ　ｔ・・・・・・と、各プロセッサから共通
にアクセス可能な共通メモリＣＭとが接続さ゛れている
。

共通メモリＣＭは、各システムバスＳＢ、−３Ｂ３に対
応する３つのメモリＭ１〜Ｍ、と、これらメモリＭ、〜
Ｍ３とシステムバスＳ　Ｂ　ｒ〜ＳＢ。

との間に介挿されたバスコントロール回路ＢＣ。

〜ＢＣ，と、６列×３段のシフトレジスタ回路ＳＲが設
けられており、このシフトレジスタ回路ＳＲの出力がプ
ライオリティエンコーダＰＥに入力され、このプライオ
リティエンコーダＰＥの出力がバスコントロール回路Ｂ
　Ｃｒ〜ＢＣ，に入力されて、システムバスＳＢ、−３
Ｂ、を介して入力されるアクセスが許可されて、メモリ
Ｍ、−Ｍ３に対するリード・ライト処理が実行される。

ここで、シフトレジスタ回路ＳＲは、各列の要素がシス
テムバスＳ　Ｂ　ｒ〜ＳＢ、の読出・書込要求の有無を
表していると共に、各段が１メモリサイクルに対応して
おり、各システムバスＳＢ、〜ＳＢ。

を通じて各プロセッサから読出又は書込要４求があった
ときに、該当する要素に論理値゛■”が書込まれる。

次に、上記実施例の動作を説明する。今、シフトレジス
タ回路ＳＲの内容が、第３図（ａ）に示すように、１段
目のシステムバスＳＢ、の書込要求に対応する位置に論
理値“１゛が書込まれているものとすると、このシステ
ムバスＳＢ、を通してメモリＣＭへの書込要求が発生し
て、これが未だ処理されておらず、他のシステムバスＳ
Ｂ２及びＳＢ３からは共通メモリＣＭに対する続出・書
込要求が発生していない状態を示している。

このシステムバスＳＢ、の書込要求に対する処理が終了
しないうちに、それより後にシステムバスＳＢｚ及びＳ
　Ｂ　ｓから同時に書込要求が発生したときには、第３
図（ロ）に示すように、シフトレジスタ回路ＳＲの２段
目のシステムバスＳＢ２及びＳＢ３の書込要求に対応す
る位置に論理値“Ｉ　ＩＩが書き込まれる。

この状態で、最初のシステムバスＳＢ、からの書込要求
が処理されると、これに応じてシフトレジスタ回路ＳＲ
の内容がシフトされて、第３図（Ｃ）に示すように、１
段目のシステムバスＳＢ、及びＳ　Ｂ　ｓの書込要求に
対応する位置のみが論理値′“１”となる。

ここで、システムバスＳＢ、〜ＳＢ３の３込の優先順位
が予めプライオリティエンコーダＰＥにバスＳＢ、、バ
スＳＢｔ、バスＳ　Ｂ　ｓの順で低くなるように設定さ
れているものとすると、同時に書込要求があったシステ
ムバスＳＢ２及びＳＢ３については、優先順位の高いシ
ステムバスＳＢｚの書込要求が処理され、この処理が完
了すると、シフトレジスタ回路ＳＲの内容は、第３図（
ｄ）に示すように、システムバスＳＢ、の書込要求に対
応する位置にのみ論理値“１”が書込まれている状態と
なる。

また、既に１つのシステムバスＳＢ、から書込要求又は
読出要求が発生して、この処理が待機中であるときに、
他のシステムバスＳＢ、及びＳＢ。

から書込要求及び読出要求が発生したときには、第３図
（ｅ）に示す如く、シフトレジスタ回路ＳＲの２段目に
おけるシステムバスＳＢ！及びＳＢ、の書込要求及び読
出要求位置にそれぞれ論理値“１”が書込まれるが、こ
のとき、待機中の要求が続出要求の場合には、以下の２
通りの方法がある。

すなわち、同時に続出要求と書込要求が発生した場合に
、続出要求を書込処理より優先させる場合には、第３図
（ｆ）に示すように、先に発生した続出要求と同−段に
書込要求及び読出要求をセットし、その後システムバス
ＳＢ、及びＳ　Ｂ　２の読出要求は同時に処理され、そ
の処理が完了した後にシステムバス５ＢｔＯ書込要求を
処理する。

一方、書込要求及び読出要求が同時に発生した場合、書
込要求を続出要求よりも優先させる場合には、第３図（
菌に示すように、待機中の続出要求がセットされている
段の次の段にシステムバスＳＢ２及びＳＢ、の書込要求
及び読出要求に対応する位置にそれぞれ論理値“ｌ゛を
セットし、システムバスＳＢ、からの読出要求、システ
ムバスＳ８２の書込要求及びシステムバスＳＢ、の読出
要求の順に逐次処理される。

以上のように上記第１実施例によると、共通メモリＣＭ
に６列×６段のシフトレジスタ回路ＳＲが設けられてい
るので、このシフトレジスタ回路ＳＲに各プロセッサか
らの共通メモリＣＭに対する続出又は書込要求が記述さ
れるので、このシフトレジスタ回路ＳＲの内容に応じて
共通メモリＣＭのアクセス処理を予め設定した優先順位
に従って正確に行うことができる。

次に、この発明の第２実施例を第３図について説明する
。

この第２実施例は、書込要求が待機中であるときに、そ
の書込要求を行っているシステムバスが占有されるこ・
とを防止してシステムバスの使用効率を向上させるよう
にしたものである。

すなわち、第３図に示すように、共通メモリＣＭのバス
コントロール回路ＢＣ，〜ＢＣ，に１段の書込用のアド
レス及びデータを一時記憶するアドレス及びデータバッ
ファＢ　Ｆ　＋〜Ｂ　Ｆ　ｚが設けられていると共に、
プライオリティエンコーダＰＥの出力によってメモリＭ
、−Ｍ３への書込みを制御する書込制御回路ＷＣ１〜Ｗ
Ｃ１が設けられており、これに応じてシフトレジスタ回
路ＳＲが６列×６段に構成されていることを除いては、
前記第１実施例と同様の構成を有し、第１図との対応部
分には同一符号を付し、その詳細説明はこれを省略する
。

この第２実施例によると、任意のプロセッサＰ。

（ｉ＝１．２・・・・・・）からシステムバスＳＢｊ　
（ｊ＝１．２．３）を介して共通メモリＣＭに書込要求
があったときに、既に他のシステムバスを介して続出又
は書込要求があって待機状態となる場合に、そのときの
書込アドレス及び書込データを一旦バッファＢＦｊに書
込み、バッファＢＦＪの状態を示すバッファ状態フラグ
ＦＧ、を“１”にセットして、バッファＢＦ、が一杯で
あることを示すと共に、シフトレジスタ回路ＳＲの該当
ビットを“１”にセットして、システムバスの使用を完
了する。

バッファＢＦ、に書込まれたデータは、シフトレジスタ
回路ＳＲによってメモリＭＪに対する書込みが許可され
た時点で、書込制御回路ＷＣｊによってメモリＭ、にデ
ータを書込むと共に、バッファ状態フラグＦＧＪを０”
にクリアする。

この第２実施例においては、バッファＢＦ、〜ＢＦ、が
１段であるので、書込要求が発生したときに、対応する
バスコントロール回路ＢＦｊのバッファ状態フラグＦＧ
ｊが１”にセットされているときには、システムバスを
使用中のまま待機することになり、バス占有率が高くな
って効率が低下することになるが、この場合には、書込
アドレス及びデータバッファＢ　Ｆ　Ｉ””　Ｂ　Ｆ　
ｓをファーストイン・ファーストアウトの多段バッファ
とすることで対処することができ、要は書込バッファの
段数をａ、多重バス数をＮとしたときに、必要なシフト
レジスタ回路ＳＲは２Ｎ列ｘ　（ａ＋１）・Ｎ段とすれ
ばよいことになる。

〔発明の効果〕

以上説明したように、この発明によれば、共通メモリに
シフトレジスタを設けて、システムバスを介しての共通
メモリに対する書込要求又は続出要求の状態を記録する
構成としたので、システムバスを介しての書込又は続出
要求の発生順序を記録することが可能となり、このシフ
トレジスタの内容に応じて書込要求及び読出要求の調停
を効果的に行うことができる効果が得られる。

【図面の簡単な説明】

第１図はこの発明の第１実施例を示すブロック図、第２
図（ａ）〜（（至）はそれぞれシフトレジスタ回路の内
容を示す説明図、第３図はこの発明の第２実施例を示す
ブロック図、第４図は従来例を示すブロック図である。 図中、Ｐ、、Ｐ、・・・・・・はプロセッサ、ＳＢ、〜
Ｓ８３はシステムバス、ＣＭは共通メモリ、ＳＲはシフ
トレジスタ回路、ＰＥはプライオリティエンコータ、Ｂ
　ＣＩ−Ｂ　Ｃｉはバスコントロール回路、Ｍ１〜Ｍ３
はメモリ、ＢＦ、〜ＢＦ、はバッファ、ＦＣ，〜ＦＧ、
はバッファ状態フラグ、ＷＣ１〜ＷＣ３は書込制御回路
である。

Claims (1)

【特許請求の範囲】
1. （１）Ｎ重システムバスに、複数のプロセッサが接続さ
   れていると共に、各プロセッサが共通にアクセス可能な
   共通メモリが接続されているマルチプロセッサシステム
   のメモリアクセス調停方式において、前記共通メモリは
   、２Ｎ列×（ａ＋１）・Ｎ段（ａは書込バッファの段数
   ）のシフトレジスタを有し、その各列の要素がＮ重バス
   それぞれの読出要求又は書込要求の有無を示し、各段が
   １メモリサイクルに対応する構成とし、同一サイクルに
   発生したメモリ要求は同一段に記録し、異なったサイク
   ルに発生したメモリ要求は異なる段に記録することによ
   り、当該シフトレジスタの出力を利用してメモリアクセ
   ス順序を調停することを特徴とする多重バスメモリアク
   セス調停方式。