JPS62217481A - マルチポ−トメモリ回路 - Google Patents
マルチポ−トメモリ回路Info
- Publication number
- JPS62217481A JPS62217481A JP61058225A JP5822586A JPS62217481A JP S62217481 A JPS62217481 A JP S62217481A JP 61058225 A JP61058225 A JP 61058225A JP 5822586 A JP5822586 A JP 5822586A JP S62217481 A JPS62217481 A JP S62217481A
- Authority
- JP
- Japan
- Prior art keywords
- address
- port
- circuit
- signal
- ports
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 40
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（七）
〔概 要〕
本発明にかかるマルチポートメモリ回路は、少くとも２
つのポートに入力されるアドレス信号の一致を検出する
アドレス一致検出回路と、何れか１つのポートに入力さ
れるアドレス信号の変化を検出するアドレス入力変化検
出回路とをそなえ、該アドレス入力変化検出回路の検出
信号にもとづいて該アドレス一致検出回路の検出信号が
外部回路（例えばＣＰＵ）にとり出される。これによっ
て、２つ以上のポートの選択アドレスが同一となること
があっても、該２つ以上のポートにおける該選択アドレ
スの着順のすべての組合せに対して、該アドレスを先に
選択したポート側の処理から順次優先的に実行される。
つのポートに入力されるアドレス信号の一致を検出する
アドレス一致検出回路と、何れか１つのポートに入力さ
れるアドレス信号の変化を検出するアドレス入力変化検
出回路とをそなえ、該アドレス入力変化検出回路の検出
信号にもとづいて該アドレス一致検出回路の検出信号が
外部回路（例えばＣＰＵ）にとり出される。これによっ
て、２つ以上のポートの選択アドレスが同一となること
があっても、該２つ以上のポートにおける該選択アドレ
スの着順のすべての組合せに対して、該アドレスを先に
選択したポート側の処理から順次優先的に実行される。
本発明はマルチポートメモリ回路に関し、特に２つ以上
のポートの選択アドレスが同一となった場合、該アドレ
スを先に選択したポート側の処理を優先的に行うように
したマルチポートメモリ回路に関する。
のポートの選択アドレスが同一となった場合、該アドレ
スを先に選択したポート側の処理を優先的に行うように
したマルチポートメモリ回路に関する。
近年、システムの高性能化の要求により、１つのシステ
ム内に複数のＣＰＵを組み込むものが増加し、これに伴
って所謂マルチポートＲＡＭに対する需要が高まってい
る。第４図は所謂２ポートＲＡＭの概略構成を示すもの
で、共通のメモリセルアレイ１１に対し左右１対のポー
ト（すなわちアドレスバッファ１２、ロウデコーダ１３
、コラムデコーダ１４、Ｉ１０バッファ１５などからな
る右側のポート（符号（Ｒ）が付されている）と、アド
レスバッファ１６、ロウデコーダ１７、コラムデコーダ
１８、Ｉ１０バッファ１９などからなる左側のポート（
符号（Ｌ）が付されている）を介してそれぞれアクセス
できるように構成されており、該左右の各ポートはそれ
ぞれ対応するＣＰＵに接続され、該対応するＣＰＵの命
令をうけてそれぞれ動作することになる。この場合、該
左右の各ポートに接続された各ＣＰＵはそれぞれ全く独
立に動作して所定のアドレスを選択しく ＡＤ（Ｒ）乃
至Ａ、、（Ｒ）および＾。（Ｌ）乃至Ａ、（Ｌ）の各レ
ベルにより決る）、該選択されたアドレスに対応するメ
モリセルからのデータのよみ出しくＤＯＵＴ （Ｒ）お
よびり。０丁（Ｌ）で示される）および該対応するメモ
リセルへのデータの書き込み（ＤＩＮ（Ｒ）およびＤ
Ｉ Ｎ （Ｌ）で示される）が行われる。
ム内に複数のＣＰＵを組み込むものが増加し、これに伴
って所謂マルチポートＲＡＭに対する需要が高まってい
る。第４図は所謂２ポートＲＡＭの概略構成を示すもの
で、共通のメモリセルアレイ１１に対し左右１対のポー
ト（すなわちアドレスバッファ１２、ロウデコーダ１３
、コラムデコーダ１４、Ｉ１０バッファ１５などからな
る右側のポート（符号（Ｒ）が付されている）と、アド
レスバッファ１６、ロウデコーダ１７、コラムデコーダ
１８、Ｉ１０バッファ１９などからなる左側のポート（
符号（Ｌ）が付されている）を介してそれぞれアクセス
できるように構成されており、該左右の各ポートはそれ
ぞれ対応するＣＰＵに接続され、該対応するＣＰＵの命
令をうけてそれぞれ動作することになる。この場合、該
左右の各ポートに接続された各ＣＰＵはそれぞれ全く独
立に動作して所定のアドレスを選択しく ＡＤ（Ｒ）乃
至Ａ、、（Ｒ）および＾。（Ｌ）乃至Ａ、（Ｌ）の各レ
ベルにより決る）、該選択されたアドレスに対応するメ
モリセルからのデータのよみ出しくＤＯＵＴ （Ｒ）お
よびり。０丁（Ｌ）で示される）および該対応するメモ
リセルへのデータの書き込み（ＤＩＮ（Ｒ）およびＤ
Ｉ Ｎ （Ｌ）で示される）が行われる。
このように上記各ＣＰＵはそれぞれ全く独立に動作する
ため、左側のポートを介して選択されたアドレスと右側
のポートを介して選択されたアドレスとが同一となる（
所謂アドレス競合）を起す可能性がある。このとき、該
左右の両ポートがともに読出し動作をする場合は問題な
いが、少くとも一方が書込み動作をする場合は好ましく
ない状況が起る。
ため、左側のポートを介して選択されたアドレスと右側
のポートを介して選択されたアドレスとが同一となる（
所謂アドレス競合）を起す可能性がある。このとき、該
左右の両ポートがともに読出し動作をする場合は問題な
いが、少くとも一方が書込み動作をする場合は好ましく
ない状況が起る。
すなわち例えば左側のポートから書込み動作を行ってい
る期間中、右側のポートから同一のメモリセルに対して
読出し動作を行う場合を仮定すると、該続出し動作期間
中に、左側のポートから新たに書込まれたデータが有効
となってデータの変化を起すことになり、したがって右
側のポートから読出されるデータが不確定となる（すな
わちデータ読出し時点に応じて該変化以前のデータを読
み出す場合、該変化以後のデータを読み出す場合、更に
は丁度該変化時点（ビット線情報のクロスポイント）と
重なってデータを読み出せない場合が生じ得る）という
問題点を生ずる。
る期間中、右側のポートから同一のメモリセルに対して
読出し動作を行う場合を仮定すると、該続出し動作期間
中に、左側のポートから新たに書込まれたデータが有効
となってデータの変化を起すことになり、したがって右
側のポートから読出されるデータが不確定となる（すな
わちデータ読出し時点に応じて該変化以前のデータを読
み出す場合、該変化以後のデータを読み出す場合、更に
は丁度該変化時点（ビット線情報のクロスポイント）と
重なってデータを読み出せない場合が生じ得る）という
問題点を生ずる。
上述した問題点を解決するためには、少くとも２つのポ
ートからの選択アドレスが同一となったとき、既に処理
を行っている先着ポート側については、そのまま処理を
続行させる一方、後着ポートに対しては所謂ＢＵＳＹ信
号を出力して該先着ポートの該アドレスに対する処理が
終るまでそのアクセス受付を保留（ＷＡＩＴ）させると
いう対策を講することが考えられる。
ートからの選択アドレスが同一となったとき、既に処理
を行っている先着ポート側については、そのまま処理を
続行させる一方、後着ポートに対しては所謂ＢＵＳＹ信
号を出力して該先着ポートの該アドレスに対する処理が
終るまでそのアクセス受付を保留（ＷＡＩＴ）させると
いう対策を講することが考えられる。
本発明は比較的簡単な回路構成によってかかるＢＵＳＹ
信号を発生させるようにしたものであり、上述したよう
に少くとも２つのポートからの選択アドレスが同一とな
ったときには、常に先着側のポート（同一アドレスを同
時に選択したときはそのうちの１つのポート）の該選択
アドレスに対する処理が終るまで、他のポートに対して
そのアクセス受付を保留させるようにしたものである。
信号を発生させるようにしたものであり、上述したよう
に少くとも２つのポートからの選択アドレスが同一とな
ったときには、常に先着側のポート（同一アドレスを同
時に選択したときはそのうちの１つのポート）の該選択
アドレスに対する処理が終るまで、他のポートに対して
そのアクセス受付を保留させるようにしたものである。
上述の問題点を解決するために、本発明においては、少
くとも２つのポートに入力されるアドレス信号の一致を
検出するアドレス一致検出回路と、何れか１つのポート
に入力されるアドレス信号の変化を検出するアドレス入
力変化検出回路とをそなえ、該アドレス入力変化検出回
路の検出信号にもとづいて、該アドレス一致検出回路の
検出信号が外部回路（例えばＣＰＵ）に出力される、マ
ルチポートメモリ回路が提供される。
くとも２つのポートに入力されるアドレス信号の一致を
検出するアドレス一致検出回路と、何れか１つのポート
に入力されるアドレス信号の変化を検出するアドレス入
力変化検出回路とをそなえ、該アドレス入力変化検出回
路の検出信号にもとづいて、該アドレス一致検出回路の
検出信号が外部回路（例えばＣＰＵ）に出力される、マ
ルチポートメモリ回路が提供される。
上記構成によれば、何れか１つのポートに入力されるア
ドレス信号の変化が検出された時点で、該変化したアド
レス信号と他のポートに入力されているアドレス信号と
の一致が検出されたときは、該アドレス信号の変化が検
出されたポートに接続される外部回路に対してＢＵＳＹ
信号を出力し、該他のポートからの同一アドレスに対す
る処理が終るまでそのアクセス受付が保留される。
ドレス信号の変化が検出された時点で、該変化したアド
レス信号と他のポートに入力されているアドレス信号と
の一致が検出されたときは、該アドレス信号の変化が検
出されたポートに接続される外部回路に対してＢＵＳＹ
信号を出力し、該他のポートからの同一アドレスに対す
る処理が終るまでそのアクセス受付が保留される。
一方、該アドレス信号の一致が検出されたとき、該アド
レス信号の変化が検出されたポートに接続される外部回
路に対して該ＢＵＳＹ信号が出力されていないときは、
該アドレス信号が一致している他のポート（該アドレス
信号の変化が検出されないポート）に接続される外部回
路に対してＢｔｌＳＹ信号を出力し、該アドレス信号の
一致が解除されるまでそのアクセス受付が保留される。
レス信号の変化が検出されたポートに接続される外部回
路に対して該ＢＵＳＹ信号が出力されていないときは、
該アドレス信号が一致している他のポート（該アドレス
信号の変化が検出されないポート）に接続される外部回
路に対してＢｔｌＳＹ信号を出力し、該アドレス信号の
一致が解除されるまでそのアクセス受付が保留される。
第１図は本発明の１実施例としての２ボ一トメモリ回路
の全体構成を概略的に示すもので、該第１図に示される
２ボ一トメモリ回路においては、上述したように左右両
側のポートを介してそれぞれ選択されたアドレスが一致
した場合における上述した問題点を解決する手段として
、アドレス競合調整回路２０が設けられている。
の全体構成を概略的に示すもので、該第１図に示される
２ボ一トメモリ回路においては、上述したように左右両
側のポートを介してそれぞれ選択されたアドレスが一致
した場合における上述した問題点を解決する手段として
、アドレス競合調整回路２０が設けられている。
第２図は、上記アドレス競合調整回路２０の一具体例を
示すもので、２は左右１対のポートに入力されるアドレ
ス信号の一致を検出するためのアドレス一致検出回路、
３は何れか１つのポート（第２図の場合は右側のポート
）に入力されるアドレス信号の変化を検出するアドレス
入力変化検出回路、４は該アドレス入力変化検出回路の
検出信号にもとづいて該アドレス一致検出回路の検出信
号が外部にとり出される回路であって、例えばフリップ
フロップにより構成される。
示すもので、２は左右１対のポートに入力されるアドレ
ス信号の一致を検出するためのアドレス一致検出回路、
３は何れか１つのポート（第２図の場合は右側のポート
）に入力されるアドレス信号の変化を検出するアドレス
入力変化検出回路、４は該アドレス入力変化検出回路の
検出信号にもとづいて該アドレス一致検出回路の検出信
号が外部にとり出される回路であって、例えばフリップ
フロップにより構成される。
該アドレス一致検出回路２は、左右の各ポートから入力
されるアドレス信号が完全に一致したとき所定レベルの
信号を出力するもので、２０１乃至２０ｎは排他的論理
和（Ｅｘｃｌｕｓｉｖｅ ＯＲ）回路であって、左右の
各ポートから入力されるアドレス信号（Ａｏ ＣＲ）乃
至Ａ１１（Ｒ）とＡ１１（Ｌ）乃至Ａ１１（Ｌが各ビッ
ト毎に比較され、それらがすべて一致しく８） たとき（第３図のＡ （Ｒ）およびＡ （Ｌ）に＊印で
示されており、期間ｔＩ＋ ｈ＋ ｔ３がこれに対応す
る。）には、各ノアゲート２１の入力（例えば第２図■
点のレベル）がすべてロウレベルとなって、該ノアゲー
ト２１の出力側（第２図■点）のレベルがハイレベルと
なる。また５１はインバータでであり、したがって第２
図■点のレベルは該０点のレベルを反転したロウレベル
となる。（第３図の、■、および■参照）。
されるアドレス信号が完全に一致したとき所定レベルの
信号を出力するもので、２０１乃至２０ｎは排他的論理
和（Ｅｘｃｌｕｓｉｖｅ ＯＲ）回路であって、左右の
各ポートから入力されるアドレス信号（Ａｏ ＣＲ）乃
至Ａ１１（Ｒ）とＡ１１（Ｌ）乃至Ａ１１（Ｌが各ビッ
ト毎に比較され、それらがすべて一致しく８） たとき（第３図のＡ （Ｒ）およびＡ （Ｌ）に＊印で
示されており、期間ｔＩ＋ ｈ＋ ｔ３がこれに対応す
る。）には、各ノアゲート２１の入力（例えば第２図■
点のレベル）がすべてロウレベルとなって、該ノアゲー
ト２１の出力側（第２図■点）のレベルがハイレベルと
なる。また５１はインバータでであり、したがって第２
図■点のレベルは該０点のレベルを反転したロウレベル
となる。（第３図の、■、および■参照）。
一方、第２図に示される該アドレス入力変化検出回路３
には、右側のポートに入力されるアドレス信号Ａ（１（
Ｒ）乃至Ａ、１（Ｒ）が、対応する排他的論理和回路３
１１乃至３１ｎの各入力側にそれぞれ直接および所定の
遅延回路３０１乃至３０ｎを介して入力される。したが
って該アドレス信号Ａ＋１（Ｒ）乃至Ａ、（Ｒ）の何れ
かが変化すると対応する遅延回路の遅延時間だけ、対応
する排他的論理和回路の出力側がハイレベルとなり、し
たがって該ハイレベルの信号が入力されるノア回路３２
の出力側からは該遅延回路に対応してロウレベルのパル
ス信号φ（Ｒ）が出力される。（第３図のφ（１？）参
照）。
には、右側のポートに入力されるアドレス信号Ａ（１（
Ｒ）乃至Ａ、１（Ｒ）が、対応する排他的論理和回路３
１１乃至３１ｎの各入力側にそれぞれ直接および所定の
遅延回路３０１乃至３０ｎを介して入力される。したが
って該アドレス信号Ａ＋１（Ｒ）乃至Ａ、（Ｒ）の何れ
かが変化すると対応する遅延回路の遅延時間だけ、対応
する排他的論理和回路の出力側がハイレベルとなり、し
たがって該ハイレベルの信号が入力されるノア回路３２
の出力側からは該遅延回路に対応してロウレベルのパル
ス信号φ（Ｒ）が出力される。（第３図のφ（１？）参
照）。
４はフリップフロップであってノアゲート４１゜４２．
４３．および４４により構成されており、該ノアゲート
４１には、該アドレス一致検出回路２の出力信号（上記
■の出力レベル）と該アドレス入力変化検出回路３の出
力側のパルス信号φ（Ｒ）とが入力され、一方ノアゲー
ト４２には該アドレス一致検出回路２の反転出力信号（
上記■の出力レベル）と該パルス信号φ（Ｒ）とが入力
される。
４３．および４４により構成されており、該ノアゲート
４１には、該アドレス一致検出回路２の出力信号（上記
■の出力レベル）と該アドレス入力変化検出回路３の出
力側のパルス信号φ（Ｒ）とが入力され、一方ノアゲー
ト４２には該アドレス一致検出回路２の反転出力信号（
上記■の出力レベル）と該パルス信号φ（Ｒ）とが入力
される。
したがって該ノアゲート４１の出力側（第２図■点）の
レベルは、原点■のレベルと該φ（Ｒ）のレベルがとも
にロウレベルのときのみハイレベルとなり（第３図■参
照）、一方、該ノアゲート４２の出力側（第２図■点）
のレベルは原点■のレベルと該φ（Ｒ）のレベルがとも
にロウレベルのときのみハイレベルとなる。（第３図■
参照）。
レベルは、原点■のレベルと該φ（Ｒ）のレベルがとも
にロウレベルのときのみハイレベルとなり（第３図■参
照）、一方、該ノアゲート４２の出力側（第２図■点）
のレベルは原点■のレベルと該φ（Ｒ）のレベルがとも
にロウレベルのときのみハイレベルとなる。（第３図■
参照）。
その結果、該フリップフロップ４は、該パルス信号φ（
Ｒ）がロウレベルとなったとき、原点■のレベルおよび
原点■のレベル（原点■の反転レベル）をとり込んでこ
れらの各レベルをそれぞれ１対の出力信号Ｂ［ｌ５Ｙ（
１？）およびＷ）としてとり出し、その後該パルス信号
φ（Ｒ）がハイレベルになっている間その状態を維持し
、次に該パルス信号φ（Ｒ）が再びロウレベルになった
ときに、仮に数点■のレベルまたは数点■のレベルに変
化があれば、該変化後のレベルがとり込まれて上記ＢＵ
ＳＹ （Ｒ）信号およびＷ）信号としてとり出す。
Ｒ）がロウレベルとなったとき、原点■のレベルおよび
原点■のレベル（原点■の反転レベル）をとり込んでこ
れらの各レベルをそれぞれ１対の出力信号Ｂ［ｌ５Ｙ（
１？）およびＷ）としてとり出し、その後該パルス信号
φ（Ｒ）がハイレベルになっている間その状態を維持し
、次に該パルス信号φ（Ｒ）が再びロウレベルになった
ときに、仮に数点■のレベルまたは数点■のレベルに変
化があれば、該変化後のレベルがとり込まれて上記ＢＵ
ＳＹ （Ｒ）信号およびＷ）信号としてとり出す。
（第３図のＢ［ｌ５Ｙ（１１）および■■■）参照）。
なお第３図のＢＵＳＹ （Ｒ）およびＷ）信号のうち左
端斜線部は動作開始直後におけるデータの不確定部分を
示している。また５２はナントゲートであって該［■）
信号と数点■の出力レベルとが入力され、これら各入力
がともにハイレベルのときのみロウレベルとなるＷ）信
号が出力される。
端斜線部は動作開始直後におけるデータの不確定部分を
示している。また５２はナントゲートであって該［■）
信号と数点■の出力レベルとが入力され、これら各入力
がともにハイレベルのときのみロウレベルとなるＷ）信
号が出力される。
（第３図のＢＵＳＹ荘）参照）
ここで該左右のポートの選択アドレスが一致する態様と
しての、該アドレスを右側のポートが先に選択している
場合（第２図の１＋期間参照）、■、該テアドレス左側
のポートが先に選択している場合（第２図のｔ２期間参
照）、およびＯ１該アドレスを左右のポートが同時に選
択した場合（第２図のｔ３期間参照）が考えられる。
しての、該アドレスを右側のポートが先に選択している
場合（第２図の１＋期間参照）、■、該テアドレス左側
のポートが先に選択している場合（第２図のｔ２期間参
照）、およびＯ１該アドレスを左右のポートが同時に選
択した場合（第２図のｔ３期間参照）が考えられる。
そして上記第２図に示される回路構成によれば、該右側
のポートに入力されるアドレス信号の変化を信号φ（Ｒ
）によって検出したとき（該信号φ（Ｒ）がロウレベル
になったとき）、該右側のポートに入力される該変化後
のアドレス信号が該左側のポートに入力されているアド
レス信号と一致しているとき（数点■のレベルがロウレ
ベルとなっているとき）は、上記Ｏの場合（すなわち先
着ポートが左側のポートである場合）または上記Ｏの場
合（すなわち左右両ポートのアドレス選択が同時である
場合）に相当することになり、これらの場合に対応する
期間ｔ２およびｔ、においては、該フリップフロップ４
の出力側のＢＵＳＹ■）信号がロウレベルとされる。こ
れにより左側のポートに接続されたＣＰＵの処理が優先
し、右側ポートに接続されたＣＰＵには、該ロウレベル
のＷ）信号が供給されて該アドレスに対するアクセス受
付が保留され、該左側ポートからの当該アドレスに対す
る処理が終った時点で、該Ｗ）信号がハイレベルとなり
、該右側ポートからのアクセスが受付けられる。
のポートに入力されるアドレス信号の変化を信号φ（Ｒ
）によって検出したとき（該信号φ（Ｒ）がロウレベル
になったとき）、該右側のポートに入力される該変化後
のアドレス信号が該左側のポートに入力されているアド
レス信号と一致しているとき（数点■のレベルがロウレ
ベルとなっているとき）は、上記Ｏの場合（すなわち先
着ポートが左側のポートである場合）または上記Ｏの場
合（すなわち左右両ポートのアドレス選択が同時である
場合）に相当することになり、これらの場合に対応する
期間ｔ２およびｔ、においては、該フリップフロップ４
の出力側のＢＵＳＹ■）信号がロウレベルとされる。こ
れにより左側のポートに接続されたＣＰＵの処理が優先
し、右側ポートに接続されたＣＰＵには、該ロウレベル
のＷ）信号が供給されて該アドレスに対するアクセス受
付が保留され、該左側ポートからの当該アドレスに対す
る処理が終った時点で、該Ｗ）信号がハイレベルとなり
、該右側ポートからのアクセスが受付けられる。
一方、上記ナントゲート５２の出力側かロウレベルとな
るのは、該左右両ポートの選択アドレスが一致している
とき（点■のレベルがハイレベルとなっているとき）で
あって且つ該ＢＵＳＹ （Ｒ）信号がハイレベルとなっ
ているとき（すなわち該右側のポートからのアクセス受
付が保留されていないとき）であって、これは、上記■
の場合（すなわち先着ポートが右側のポートである場合
）に相当することになり、この場合に対応する期間ｔ、
においでは該フリップフロップ４の出力側の■…任）信
号がロウレベルとなる。これにより右側のポートに接続
されたＣＰＵの処理が優先し、左側ポートに接続された
ＣＰＵには、該ロウレベルのＷ）信号が供給されて該ア
ドレスに対するアクセス受付が保留され、該右側ポート
における当該アドレスに対する処理が終った時点で該［
）信号がハイレベルとなり、該左側ポートからのアクセ
スが受付けられる。
るのは、該左右両ポートの選択アドレスが一致している
とき（点■のレベルがハイレベルとなっているとき）で
あって且つ該ＢＵＳＹ （Ｒ）信号がハイレベルとなっ
ているとき（すなわち該右側のポートからのアクセス受
付が保留されていないとき）であって、これは、上記■
の場合（すなわち先着ポートが右側のポートである場合
）に相当することになり、この場合に対応する期間ｔ、
においでは該フリップフロップ４の出力側の■…任）信
号がロウレベルとなる。これにより右側のポートに接続
されたＣＰＵの処理が優先し、左側ポートに接続された
ＣＰＵには、該ロウレベルのＷ）信号が供給されて該ア
ドレスに対するアクセス受付が保留され、該右側ポート
における当該アドレスに対する処理が終った時点で該［
）信号がハイレベルとなり、該左側ポートからのアクセ
スが受付けられる。
なお上記実施例では、左右両ポートからの同一アドレス
に対する選択が同時に起った場合には左側ポートからの
処理を優先するようにされているが、このような場合、
右側ポートからの処理を優先して行うこともでき、その
場合には該アドレス入力変化検出回路３に、左側ポート
から入力されるアドレス信号Ａｌｌ （Ｌ）乃至Ａ、（
１，）を供給するようにすればよい。
に対する選択が同時に起った場合には左側ポートからの
処理を優先するようにされているが、このような場合、
右側ポートからの処理を優先して行うこともでき、その
場合には該アドレス入力変化検出回路３に、左側ポート
から入力されるアドレス信号Ａｌｌ （Ｌ）乃至Ａ、（
１，）を供給するようにすればよい。
このようにして上記回路構成によれば、該左右のポート
を介して選択されたアドレスが一致した場合、該左右の
ポートからのアドレス着順のすべての組合せに対し、先
着側のポートの処理（同着の場合はそのうちの一方のポ
ートの処理）を優先して行い、その間他方のポートの処
理を保留（ウェイト）させることができる。また上記実
施例においては２ボ一トＲＡＭの場合について説明した
が、同様の考えを一般のマルチポートＲＡＭに適用して
、２つ以上のポートの選択アドレスが一致したときに、
上述したようにして先着ポート側の処理を順次優先して
行うことができる。
を介して選択されたアドレスが一致した場合、該左右の
ポートからのアドレス着順のすべての組合せに対し、先
着側のポートの処理（同着の場合はそのうちの一方のポ
ートの処理）を優先して行い、その間他方のポートの処
理を保留（ウェイト）させることができる。また上記実
施例においては２ボ一トＲＡＭの場合について説明した
が、同様の考えを一般のマルチポートＲＡＭに適用して
、２つ以上のポートの選択アドレスが一致したときに、
上述したようにして先着ポート側の処理を順次優先して
行うことができる。
なお本発明において、上述したようなアドレス競合の調
整手段として、アドレス入力変化検出時に出力される信
号φ（Ｒ）を利用しているが、かかる信号φ（Ｒ）は、
例えばアドレス入力変化の際のワードライン切換時にお
いて、一時的にビットラインを短絡して、その後におけ
るビットライン上からの情報変化の読出し速度を早める
ためにしばしば利用されるものであり、本発明の回路構
成によれば、かかる信号φ（Ｒ）を、そのまま上記した
アドレス競合の調整手段としても利用しうるという利点
をも有するものである。
整手段として、アドレス入力変化検出時に出力される信
号φ（Ｒ）を利用しているが、かかる信号φ（Ｒ）は、
例えばアドレス入力変化の際のワードライン切換時にお
いて、一時的にビットラインを短絡して、その後におけ
るビットライン上からの情報変化の読出し速度を早める
ためにしばしば利用されるものであり、本発明の回路構
成によれば、かかる信号φ（Ｒ）を、そのまま上記した
アドレス競合の調整手段としても利用しうるという利点
をも有するものである。
本発明によれば、上記したようなアドレス一致検出回路
とアドレス入力変化検出回路とを利用することによって
、比較的簡易な回路構成であるにも拘らず、選択アドレ
ス競合時における先着ポート側の優先処理（同時選択の
場合にはその一方のポートの優先処理）を確実に行うこ
とができる。
とアドレス入力変化検出回路とを利用することによって
、比較的簡易な回路構成であるにも拘らず、選択アドレ
ス競合時における先着ポート側の優先処理（同時選択の
場合にはその一方のポートの優先処理）を確実に行うこ
とができる。
第１図は本発明の１実施例としてのマルチポートメモリ
回路の全体構成を示すブロック図、第２図は、第１図に
おけるアドレス競合調整回路の１実施例を示す回路図、 第３図は、第２図に示されるアドレス競合調整回路の動
作を説明するタイミング図、 第４図は、この種のマルチポートメモリ回路の従来例を
示すブロック図である。 （符号の説明） ２・・・アドレス一致検出回路、 ３・・・アドレス入力変化検出回路、 ３０１ 、−一−−−３０ｎ・・・遅延回路、４・・・
フリップフロップ。
回路の全体構成を示すブロック図、第２図は、第１図に
おけるアドレス競合調整回路の１実施例を示す回路図、 第３図は、第２図に示されるアドレス競合調整回路の動
作を説明するタイミング図、 第４図は、この種のマルチポートメモリ回路の従来例を
示すブロック図である。 （符号の説明） ２・・・アドレス一致検出回路、 ３・・・アドレス入力変化検出回路、 ３０１ 、−一−−−３０ｎ・・・遅延回路、４・・・
フリップフロップ。
Claims (1)
- 【特許請求の範囲】 １、少くとも２つのポートに入力されるアドレス信号の
一致を検出するアドレス一致検出回路と、何れか１つの
ポートに入力されるアドレス信号の変化を検出するアド
レス入力変化検出回路とをそなえ、該アドレス入力変化
検出回路の検出信号にもとづいて該アドレス一致検出回
路の検出信号が外部回路に出力されることを特徴とする
マルチポートメモリ回路。 ２、該アドレス一致検出回路の検出信号が、該アドレス
入力変化が検出されたポートに接続される外部回路に出
力されていないとき、該アドレス一致検出回路の検出信
号が、該アドレス入力変化が検出されないポートに接続
される外部回路に出力される、特許請求の範囲第１項記
載のマルチポートメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61058225A JPS62217481A (ja) | 1986-03-18 | 1986-03-18 | マルチポ−トメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61058225A JPS62217481A (ja) | 1986-03-18 | 1986-03-18 | マルチポ−トメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62217481A true JPS62217481A (ja) | 1987-09-24 |
| JPH0414438B2 JPH0414438B2 (ja) | 1992-03-12 |
Family
ID=13078137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61058225A Granted JPS62217481A (ja) | 1986-03-18 | 1986-03-18 | マルチポ−トメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62217481A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01204292A (ja) * | 1988-02-08 | 1989-08-16 | Fujitsu Ltd | 半導体記憶装置 |
| JPH03187095A (ja) * | 1989-12-15 | 1991-08-15 | Mitsubishi Electric Corp | マルチポートメモリ制御装置 |
| US5659711A (en) * | 1991-03-13 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Multiport memory and method of arbitrating an access conflict therein |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59129989A (ja) * | 1983-01-17 | 1984-07-26 | Nec Corp | デユアル・ポ−ト型ダイナミツク・ランダム・アクセス・メモリ・セル及びその動作方法 |
-
1986
- 1986-03-18 JP JP61058225A patent/JPS62217481A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59129989A (ja) * | 1983-01-17 | 1984-07-26 | Nec Corp | デユアル・ポ−ト型ダイナミツク・ランダム・アクセス・メモリ・セル及びその動作方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01204292A (ja) * | 1988-02-08 | 1989-08-16 | Fujitsu Ltd | 半導体記憶装置 |
| JPH03187095A (ja) * | 1989-12-15 | 1991-08-15 | Mitsubishi Electric Corp | マルチポートメモリ制御装置 |
| US5659711A (en) * | 1991-03-13 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Multiport memory and method of arbitrating an access conflict therein |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414438B2 (ja) | 1992-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950014904B1 (ko) | 반도체 집적회로 | |
| JPH0676566A (ja) | 半導体メモリ装置 | |
| US5287309A (en) | High-speed stack memory | |
| US20020146025A1 (en) | Arbiter device for multi-port memory and semiconductor device | |
| JP4685997B2 (ja) | パイプラインド・デュアル・ポート集積回路メモリ | |
| JPS62217481A (ja) | マルチポ−トメモリ回路 | |
| GB2397668A (en) | Processor array with delay elements | |
| KR100336152B1 (ko) | 마이크로컴퓨터 | |
| JP2652079B2 (ja) | データ伝送装置 | |
| EP0192209A1 (en) | Address contention arbitrator for multi-port memories | |
| JPH0329187A (ja) | マルチポートｓｒａｍ | |
| KR930000764B1 (ko) | 다이내믹형 메모리 | |
| JP3152767B2 (ja) | 半導体記憶装置 | |
| JPH0514359B2 (ja) | ||
| JPH03252990A (ja) | 半導体スタティックメモリ | |
| JP2882202B2 (ja) | マルチポートアクセス制御回路 | |
| JPH04192192A (ja) | マルチポートメモリ制御回路 | |
| JPS61202396A (ja) | デユアルポ−ト型ダイナミツク・ランダム・アクセス・メモリ | |
| JPS62175993A (ja) | マルチポ−トメモリ | |
| JPH0568796B2 (ja) | ||
| JPH02125358A (ja) | 多重バスメモリアクセス調停方式 | |
| JPH0467661B2 (ja) | ||
| JPH03187095A (ja) | マルチポートメモリ制御装置 | |
| JPS6080193A (ja) | メモリシステム | |
| JPH05347096A (ja) | マルチポートｒａｍ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |