JPH03252990A

JPH03252990A - 半導体スタティックメモリ

Info

Publication number: JPH03252990A
Application number: JP2049217A
Authority: JP
Inventors: Hitoshi Mitani; 三谷　仁; Manabu Ando; 学安藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-03-02
Filing date: 1990-03-02
Publication date: 1991-11-12
Anticipated expiration: 2014-01-20
Also published as: JP2847862B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、半導体スタティックメモリに関し、特に、高
速動作に適した構成を有する半導体スタティックメモリ
に関する。

「従来の技術］半導体メモリは、近年、大容量化、高密度化が進行する
とともに高速化が強く要求されるようになってきている
。アクセスの高速化を実現するためには、トランジスタ
能力等を決定するプロセス技術の向上だけではなく、回
路上での高速化が不可欠となる。しかしながら、従来の
半導体スタティックメモリでは、回路設計上、アクセス
速度を悪化させる方向のタイミングマージンを必要とす
る部分は少なくなく、これが高速化の妨げになっていた
。この点に関し、従来例について、図面を参照して説明
する。

第４図は、従来の半導体スタティックメモリを示すブロ
ック図である。同図において、１ａはメモリセルアレイ
、１ｂはデジット線対をデータ読み出しに先立って等電
位にするデジットイコライザ、２はアドレス入力Ａｄｄ
を受けアドレス信号αとアドレス変化検知信号φを出力
するアドレスバッファ及びアドレス変化検知回路、３ａ
はデータ出力バッファ、４はワードセレクタ及びセンス
アンプである。また、ωはワード線選択信号、δはメモ
リセルデータ、δ０はセンスアンプ出力、ＤｏｕＬは出
力データて・ある。

第５図は、第４図の装置の動作波形図である。

第５図に示されるように、アドレス人力が時点ａで変化
すると、時点すでアドレスバッファ及びアドレス変化検
知回路２からアドレス変化検知信号φがｊｌ力される。

この信号によりデジットイコライザが活性化され、時点
Ｃでイコライズ動作が完了する。次に、ワード線選択信
号ωが切り替えられるが、この際に、ワード線■を選択
するワード線選択信号は、デジット線のイコライズが完
了した後で、かつ、前アドレス入力によりワード線のを
選択していた選択信号がローレベルとなった後の時点ｄ
でハイレベルになるように調整されている。

なお、デジット線をイコライズする理由は、荊データの
影響を受けないようにするためであり、また、前アドレ
スによって選ばれていたワード線がローレベルになるの
を待つのは、複数のワード線が同時に選択されることに
よりメモリセルのデータが破壊されるのを防ぐためであ
る。

［発明が解決しようとする課Ｍ］上述の従来の半導体スタティックメモリでは、デジット
線のイコライズに時間がかかり高速化に支障をきたすと
いう問題がある。これは、アドレスが変化してからデジ
ット線がイコライズされること、デジット線の容量が重
いのでイコライズに時間がかかること、及び、イコライ
ズ信号幅が、１つのアドレスが変化したときに完全にイ
コライズできるように設定されているため全アドレスが
変化したときには必要以上のイコライズ信号幅になって
しまうことなどによる。

また、従来例では、複数のワード線が同時に選択される
のを防ぐために、新しく選択されるワード線の選択が、
前サイクルで選択されたワード線がローレベルになるま
で遅延されるという問題もある。

これらの調整による遅延時間は、全体の遅延時間、即ち
、半導体スタティックメモリのアクセスタイムの内の約
１５％を占めている。

このように、従来の半導体スタティックメモリでは、内
部のタイミング調整の必要性により、高速化が著しく妨
げられていた。

［課題を解決するための手段］本発明の半導体スタティックメモリは、行および列方向
に配列された複数のメモリセルと、各メモリセル行毎に
設けられた第１および第２のワード線と、各メモリセル
列毎に設けられた第１組および第２組のデジット線と、
複数の第１のワード線の中から一つのワード線を選択す
る第１のワード線選択回路と、複数の第２のワード線の
中から一つのワード線を選択する第２のワード線選択回
路と、アドレス入力を受けアドレス入力が変化したとき
にアドレス変化検知信号を発生ずるアドレス変化検知回
路と、アドレス変化検知信号を受け該信号を受ける度に
出力が切り換わり、活性化すべきワード線選択回路を第
１から第２へまたはその逆に交互に切り換えるポートセ
レクタと、前記第１組および第２組のデジット線のデー
タのうちの一方のデータを選択的に出力するデータ出力
バッファと、を具備するものである。

［実施例コ次に、本発明の実施例について、図面を参照して説明す
る。

第１図（ａ＞は、本発明の第１の実施例を示すブロック
図、第１図（ｂ）は、その中で用いられるメモリセルの
回路図、第３図（ｃ）は、第１の実施例の回路図である
。

この実施例で用いられるメモリセルは、第１図（ｂ）に
示すように、ドライバートランジスタＱ１、Ｑ２、抵抗
Ｒ，Ｒ、トランスファトランジスタＱ３〜Ｑ６から槽底
されている。メモリセルデータδＡ、δ８は、ワード４
！７Ａを選択するワード線選択信号ωＡにより、トラン
ジスタＱ３、Ｑ４を介してデジット＆ｉ１！８Ａへ、ま
た、ワード線７Ｂを選択するワード線選択信号ωＢによ
り、トランジスタＱ５、Ｑ６を介してデジット線８Ｂに
読み出される。

第１図（ａ）において、１は第１図（ｂ）のメモリセル
がマトリクス状に配列されたメモリセルアレイ、２はア
ドレスバッファ及びアドレス変化検知回路、３はデータ
出力バッファ、４Ａ、４Ｂは、それぞれワードセレクタ
及びセンスアンプ機能（第４図の４の機能と同等）を有
するボートＡ及びボートＢ、６はアドレス変化検知信号
φを受けてトグル動作により互に相補のボート選択信号
λＡ、λＢを発生ずるボートセレクタである。ここで、
ポートセレクタ６はＴ−フリップフロップにより構成で
きるものである。ボートＡ４Ａ、ボート８５Ｂは、ボー
１へ選択信号λＡ、λＢにより交互に活性化される。

なお、各信号にはポートＡ側、ボートＢ側を示すために
Ａ、Ｂが付されているが、以下において特にいずれかの
ボートであることを示す必要のない場合には適宜Ａ、Ｂ
を省略するものとする。

第１図（ｃ）は、書き込み回路をも含めた本実施例の回
路図である。同図において、１０はライトデータバス、
９Ａ、９Ｂは、ライトデータバス１０とデジット線８Ａ
、８Ｂとを接続するトランジスタＱ７〜Ｑ１０ヘゲート
信号を伝達するライトコントロールバス、１１は第１図
（ｂ）に記載されたメモリセルである。

第１図（ｃ）に示されるように、データ出力バッファ３
はＡＮＤゲート３１〜３３、ＯＲゲート３４．３５、イ
ンバータ３４、トランジスタＱ１１−Ｑ］２から構成さ
れ、また、ボート４Ａ、４Ｂは、それぞれ、センスアン
プ４１、ワード線を選択するＡＮＤゲート７＋２及びセ
ンスアンプ４１を選択するＡＮＤゲート４３から構成さ
れる。

本実施例においては、ワード線の選択には、従来のよう
なタイミング調整は行われず、そのタイミング遅れは、
アドレス変化検知回路、ポートセレクタタ６及びボート
の動作遅れのみにより決定される。選択されたボートは
、ワード線選択信号ωＡ（またはωＢ）によりメモリセ
ルのワード線をハイレベルにする。読み出されたメモリ
セルデータδＡ（またはδＢ）は、各ボートのセンスア
ンプで増幅されてセンスアンプ出力δＡｏ（またはδＢ
ｏ）としてデータ出力バッファ３に伝達される。一方、
データ出力バッファは、ボート選択信号λにより選択さ
れたボートからの出力のみを出力するように制御される
。

第２図に、本実施例での主要部の論理波形図を示す。

時点ａにおいて、アドレス入力Ａｄｄが変化すると、時
点Ｃでボート選択信号λが切り換わる。ここでは、この
ときボートＡが選択されるものとする。その場合には、
ボートＡ側のデジット線８Ａは前サイクルにおいて十分
にイコライズされているので、イコライズマージンは不
要となり、ボートＡは、ボート選択信号λにより活性化
されると直ちにワード線選択信号ωＡを立ち上がらせる
ことができる（時点ｄ）。この場合に、ボートＡとボー
トＢとはメモリセルをそれぞれ別個のデジット線と関係
づけているので、ワード４ｉ選択信号ωＡを立ち上がら
せるのにワード線選択信号ωＢの立ち下がりを待つ必要
はない。

第３図（ａ）は、本発明の第２の実施例を示すブロック
図であり、第３図（ｂ）は、その回路図である。これら
の図において、第１図の部分と同等の部分には同一の参
照記号が付されている。

本実施例においては、ボートＡ５Ａ、ボートＢ５Ｂは、
センスアンプ５１、ＡＮＤゲート５２及び５３で権威さ
れており、そしてセンスアンプ５１の出力も、ボート選
択信号λによって制御される。従って、データ出力バッ
ファ３ａへのデータは、第３図（ａ）に示されるように
両ボート共用のデータバスを介して転送される。

本実施例においても、先の実施例と同様に、デジット線
のイコライズマージンや前サイクルで選択されたワード
線とのタイミング調整の必要はなくなる。

［発明の効果コ以上説明したように、本発明は、２つのボートによる互
いに独立した回路動作を各サイクル毎に交互に行わせる
ようにしたものであるので、本発明によれば、従来必要
とされてきたデジット線のイコライズのための待ち時間
や、複数のワード線が同時に選択されるのを防ぐために
新しく選択されるワード線の選択待ち時間の必要がなく
なる。

従って、本発明によれば、アクセス時にこれらのマージ
ン分の時間、すなわち、全体の遅延時間の約１５％を短
縮することが可能となり、高速動作の半導体スタティッ
クメモリを提供できるようになる。

【図面の簡単な説明】第１図（ａ）、第１図（ｃ）は、それぞれ、本発明の第
１の実施例を示すブロック図と回路図、第１図（ｂ）は
、第１の実施例に用いられるメモリセルの回路図、第２
図は、第１の実施例の動作説明図、第３図（ａ）、第３
図（ｂ）は、それぞれ、本発明の第２の実施例を示すブ
ロック図と回路図、第４図は、従来例を示すブロック図
、第５図は、その動作説明図である。１．１ａ・・・メモリセルアレイ、　　　１ｂ・・デジ
ットイコライザ、　　　２・・・アドレスバッファ及び
アドレス変化検知回路、　　３．３ａ・・・データ出力
バッファ、　　　４・・・ワードセレクタ及びセンスア
ンプ、　　４Ａ、５Ａ・・・ボートＡ、　　４Ｂ、５Ｂ
・・・ボートＢ、　　６・・・ボートセレクタ、７Ａ、
７Ｂ・・・ワード線、　　　８Ａ、８Ｂ・・・デジット
線、　９Ａ、９Ｂ・・・ライトコントロールバス、１０
・・・ライトデータバス、　　１１・・・メモリセル、
Ａｄｄ・・・アドレス入力、　　α・・アドレス信号、
φ・・・アドレス変化検知信号、　　λ、λＡ、λＢ・
・・ボート選択信号、　　ω、ωＡ、ωＢ・・・ワード
線選択信号、　　δ、δＡ、δＢ・・・メモリセルデー
タ、　　δ０、δＡｏ、δＢｏ・・・センスアンプ出力
、　　Ｄ　ｏｕｔ・・・出力データ、　　ＤＯＥ・・・
出力イネーブル信号。

Claims

【特許請求の範囲】

（１）行および列方向に配列された複数のメモリセルと
、各メモリセル行毎に設けられた第１および第２のワード
線と、各メモリセル列毎に設けられた第１組および第２組のデ
ジット線と、複数の第１のワード線の中から一つのワード線を選択す
る第１のワード線選択回路と、複数の第２のワード線の中から一つのワード線を選択す
る第２のワード線選択回路と、アドレス入力を受けアドレス入力が変化したときにアド
レス変化検知信号を発生するアドレス変化検知回路と、アドレス変化検知信号を受け該信号を受ける度に出力が
切り換わり、活性化すべきワード線選択回路を第１から
第２へまたはその逆に交互に切り換えるポートセレクタ
と、前記第１組および第２組のデジット線のデータのうちの
一方のデータを選択的に出力するデータ出力バッファと
、を具備する半導体スタティックメモリ。
（２）前記出力バッファが、前記ポートセレクタの出力
を受け、出力すべきデジット線のデータを第１組のもの
から第２組のものへまたはその逆に交互に切り換えるよ
うに構成されている請求項１記載の半導体スタティック
メモリ。