KR100340898B1 - 반도체 메모리의 컬럼 셀렉터 - Google Patents

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Abstract

본 발명은 반도체 메모리의 컬럼 셀렉터에 관한 것으로, 데이터를 리드할 때의 리드 데이터 라인의 부하를 줄이고, 또 데이터를 라이트할 때 비트라인의 균등화 시간을 줄이는데 그 목적이 있다.
이와 같은 목적의 본 발명에 따른 반도체 메모리는 비트라인 프리차지부와 컬럼 셀렉터를 포함하여 이루어진다. 비트라인 프리차지부는 제 1 비트라인 프리차지부와 제 2 비트라인 프리차지부로 구성된다. 비트라인 균등화 신호와 제 1 컬럼 어드레스 신호에 의해 활성화되는 제 1 비트라인 프리차지부는 제 1 메모리 셀 어레이의 비트라인을 소정 레벨로 프리차지 시키도록 이루어진다. 비트라인 균등화 신호와 제 2 컬럼 어드레스 신호에 의해 활성화되는 제 2 비트라인 프리차지부는 제 2 메모리 셀 어레이의 비트라인을 소정 레벨로 프리차지 시키도록 이루어진다. 컬럼 셀렉터는 제 1 컬럼 셀렉터와 제 2 컬럼 셀렉터로 구성된다. 제 1 컬럼 어드레스에 의해 활성화되는 제 1 컬럼 셀렉터는 제 1 메모리 셀 어레이의 비트라인을 선택하도록 이루어진다. 제 2 컬럼 어드레스에 의해 활성화되는 제 2 컬럼 셀렉터는 제 2 메모리 셀 어레이의 비트라인을 선택하도록 이루어진다.

Description

반도체 메모리의 컬럼 셀렉터{Column Selector of Semiconductor Memory}
본 발명은 반도체 메모리에 관한 것으로, 특히 데이터의 라이트 동작을 위한 라이트 컬럼 셀렉터와 리드 동작을 위한 리드 컬럼 셀렉터를 별도로 구비한 반도체 메모리에 관한 것이다.
도 1은 종래의 반도체 메모리를 나타낸 블록 다이어그램이다. 도 1에 나타낸 바와 같이, n 컬럼의 메모리 셀 어레이(102)가 n/2 컬럼씩 두 개의 셀 어레이(102a)(102b)로 나누어진다. 이 메모리 셀 어레이(102)의 컬럼 셀렉터는 비트라인 프리차지부(104)와 라이트 컬럼 셀렉터(106), 리드 컬럼 셀렉터(108)로 구성된다. 메모리 셀 어레이(102)가 두 부분으로 분할되는 것과 달리 컬럼 셀럭터를 구성하는 블록들은 분할되지 않는다.
비트라인 프리차지부(104)는 셀 어레이(102)의 비트라인을 VDD 또는 VDD/2로 프리차지 시킨다. 이 프리차지 동작은 비트라인 균등화 신호(BLEQ)에 의해 이루어진다. 비트라인의 균등화(Equalization)와 프리차지(Precharging)는 사실상 같은 개념의 동작으로 볼 수 있는데, 데이터의 리드 또는 라이트 시에 한 쌍의 비트라인의 전압차를 없애기 위하여 한 쌍의 비트라인을 VDD 또는 VDD/2 레벨로 프리차지 시켜서 균등화하는 것이다.
라이트 컬럼 셀렉터(Write Column Selector)(106)는 메모리 셀에 데이터를 기록(Write)할 때 해당 컬럼을 선택하는 블록이다. 이 라이트 컬럼 셀렉터(106)는 라이트 컬럼 선택 신호(WCS)에 의해 제어된다. 이 라이트 컬럼 셀렉터(106)에는 기록될 데이터 신호가 라이트 데이터 라인을 통해 입력된다.
리드 컬럼 셀렉터(Read Column Selector)(108)는 메모리 셀로부터 데이터를 읽을 때(Read) 해당 컬럼을 선택하는 블록이다. 이 리드 컬럼 셀렉터(108)는 리드 컬럼 선택 신호(RCS)에 의해 제어된다. 이 리드 컬럼 셀렉터(108)는 메모리 셀에서 인출된 데이터 신호를 리드 데이터 라인을 통해 출력한다.
도 2는 종래의 반도체 메모리의 컬럼 셀렉터의 동작을 나타낸 타이밍 다이어그램이다. 도 2(a)는 데이터 리드의 경우인데, 비트라인 균등화 신호(BLEQ)와 리드 컬럼 선택 신호(RCS)에 의해 리드 데이터 라인(RDL)에 하이 또는 로우 레벨의 데이터 신호가 실린다. 이 데이터 신호의 레벨은 완전한 VDD 레벨이 아닌 매우 좁은 범위의 전압 범위를 갖는데, 이 작은 신호가 센스 앰프에 의해 증폭되어 출력된다. 도 2(b)는 데이터 라이트의 경우인데, 비트라인 균등화 신호(BLEQ)와 라이트 컬럼 선택 신호(WCS)에 의해 라이트 데이터 라인(WDL)에 하이레벨 또는 로우레벨의 데이터 신호가 실린다.
이와 같은 종래의 반도체 메모리에서 리드 컬럼 셀렉터를 보면 하나의 리드 데이터 라인에 n개의 비트라인이 연결되어 있다. 이 때문에 리드 데이터 라인의 부하(load)가 증가하여 데이터 리드 동작 시에 신호의 지연이 발생한다. 또 비트라인 균등화 신호에 의해 비트라인 프리차지부(104)의 전체 블록을 제어하기 때문에 라이트 동작 이후에 비트라인을 균등화하는데 소요되는 시간이 크게 증가한다.
본 발명은 데이터를 리드할 때의 리드 데이터 라인의 부하를 줄이고, 또 데이터를라이트할 때 비트라인의 균등화 시간을 줄이는데 그 목적이 있다.
이와 같은 목적의 본 발명에 따른 반도체 메모리는 비트라인 프리차지부와 컬럼 셀렉터를 포함하여 이루어진다.
비트라인 프리차지부는 제 1 비트라인 프리차지부와 제 2 비트라인 프리차지부로 구성된다. 비트라인 균등화 신호와 제 1 컬럼 어드레스 신호에 의해 활성화되는 제 1 비트라인 프리차지부는 제 1 메모리 셀 어레이의 비트라인을 소정 레벨로 프리차지 시키도록 이루어진다. 비트라인 균등화 신호와 제 2 컬럼 어드레스 신호에 의해 활성화되는 제 2 비트라인 프리차지부는 제 2 메모리 셀 어레이의 비트라인을 소정 레벨로 프리차지 시키도록 이루어진다.
컬럼 셀렉터는 제 1 컬럼 셀렉터와 제 2 컬럼 셀렉터로 구성된다. 제 1 컬럼 어드레스에 의해 활성화되는 제 1 컬럼 셀렉터는 제 1 메모리 셀 어레이의 비트라인을 선택하도록 이루어진다. 제 2 컬럼 어드레스에 의해 활성화되는 제 2 컬럼 셀렉터는 제 2 메모리 셀 어레이의 비트라인을 선택하도록 이루어진다.
도 1은 종래의 반도체 메모리의 컬럼 셀렉터를 나타낸 블록 다이어그램.
도 2는 종래의 반도체 메모리의 컬럼 셀렉터의 동작을 나타낸 타이밍 다이어그램.
도 3은 본 발명에 따른 반도체 메모리의 컬럼 셀렉터를 나타낸 블록 다이어그램.
도 4는 본 발명에 따른 반도체 메모리의 컬럼 셀렉터의 동작을 나타낸 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명 *
102, 202 : 셀 어레이 104, 204 : 비트라인 프리차지부
106, 206 : 라이트 컬럼 셀렉터 108, 208 : 리드 컬럼 셀렉터
210, 214 : 낸드 게이트 212, 216, 222, 224 : 인버터
218, 220 : 피모스 트랜지스터 BLEQ : 비트라인 균등화 신호
WCS : 라이트 컬럼 선택 신호 RCS : 리드 컬럼 선택 신호
Y : 컬럼 어드레스 EQnL : 제 1 프리차지 제어 신호
EQnR : 제 2 프리차지 제어 신호
DLP_L : 제 1 리드 데이터 라인 제어 신호
DLP_R : 제 2 리드 데이터 라인 제어 신호
본 발명에 따른 반도체 메모리의 컬럼 셀렉터의 바람직한 실시예를 도 3 내지 도 4를 참조하여 설명하면 다음과 같다. 먼저 도 3은 본 발명에 따른 반도체 메모리의 컬럼 셀렉터를 나타낸 블록 다이어그램이다.
도 3에서, n 컬럼의 메모리 셀 어레이(302)가 n/2 컬럼씩 두 개의 셀 어레이(302a)(302b)로 나누어진다. 이 메모리 셀 어레이(302)의 컬럼 셀렉터는 비트라인 프리차지부(304)와 라이트 컬럼 셀렉터(306), 리드 컬럼 셀렉터(308)로 구성된다. 메모리 셀 어레이(302)가 두 부분으로 분할되는 것과 마찬가지로 컬럼 셀럭터를 구성하는 블록들 역시 두 개의 부분으로 나누어진다.
비트라인 프리차지부(304)는 두 개의 비트라인 프리차지부(2304a)(304b)로 구성되어 셀 어레이(302)의 비트라인을 VDD 또는 VDD/2로 프리차지 시킨다. 비트라인 프리차지부(302a)의 프리차지 동작은 제 1 프리차지 제어신호(EQnL)에 의해 이루어지고, 비트라인 프리차지부(302b)의 프리차지 동작은 제 2 프리차지 제어신호(EQnR)에 의해 이루어진다. 비트라인의 균등화(Equalization)와 프리차지(Precharging)는 사실상 같은 개념의 동작으로 볼 수 있는데, 데이터의 리드 또는 라이트 시에 한 쌍의 비트라인의 전압차를 없애기 위하여 한 쌍의 비트라인을 VDD 또는 VDD/2 레벨로 프리차지 시켜서 균등화하는 것이다.
라이트 컬럼 셀렉터(Write Column Selector)(306)는 두 개의 라이트 컬럼 셀렉터(306a)(306b)로 구성되어 메모리 셀에 데이터를 기록(Write)할 때 해당 컬럼을 선택하는 블록이다. 이 라이트 컬럼 셀렉터(306)는 라이트 컬럼 선택 신호(WCS)에 의해 제어되는데, 각 블록이 독립된 라이트 컬럼 선택 신호(WCS)에 의해 제어된다. 이 라이트 컬럼 셀렉터(306)에는 기록될 데이터 신호가 라이트 데이터 라인을 통해 입력된다.
리드 컬럼 셀렉터(Read Column Selector)(308)역시 두 개의 리드 컬럼 셀렉터(308a)(308b)로 구성되어 메모리 셀로부터 데이터를 읽을 때(Read) 해당 컬럼을 선택하는 블록이다. 이 리드 컬럼 셀렉터(308) 역시 각 블록이 독립된 리드 컬럼 선택 신호(RCS)에 의해 제어된다. 이 리드 컬럼 셀렉터(308)는 메모리 셀에서인출된 데이터 신호를 리드 데이터 라인을 통해 출력한다. 리드 컬럼 셀렉터(308a)의 출력단에는 컬럼 어드레스의 최상위비트바 신호(/Y(MSB))에 의해 제어되는 피모스 트랜지스터(318)가 연결된다. 이 피모스 트랜지스터(318)는 컬럼 어드레스의 최상위비트바(/Y(MSB))가 하이레벨일 때 턴 온된다. 또 다른 리드 컬럼 셀렉터(308b)의 출력단에도 컬럼 어드레스의 최상위비트(Y(MSB))에 의해 제어되는 피모스 트랜지스터(320)가 연결된다. 이 피모스 트랜지스터(320)는 컬럼 어드레스의 최상위비트(Y(MSB))가 하이레벨일 때 턴 온된다.
제 1 프리차지 제어신호(EQnL)는 비트라인 균등화 신호(BLEQ)와 컬럼 어드레스의 최상위비트바(/Y(MSB))가 낸드 게이트(310)와 인버터(312)에 의해 앤드 연산된 결과이다. 제 2 프리차지 제어신호(EQnR) 역시 비트라인 균등화 신호(BLEQ)와 컬럼 어드레스의 최상위비트(Y(MSB))가 낸드 게이트(314)와 인버터(316)에 의해 앤드 연산된 결과이다. 결과적으로, 두 개의 비트라인 프리차지부(304a)(304b)가 컬럼 어드레스의 최상위비트(Y(MSB))에 의해 교번 제어되며, 두 개의 리드 컬럼 셀렉터(308a)(308b) 역시 컬럼 어드레스의 최상위비트(Y(MSB))에 의해 교번 제어된다.
도 4는 본 발명에 따른 반도체 메모리의 컬럼 셀렉터의 동작을 나타낸 타이밍 다이어그램으로서, (a)는 데이터를 리드하는 경우이고, (b)는 데이터를 라이트 하는 경우이다.
도 4(a)에서, 비트라인 균등화 신호(BLEQ)와 컬럼 어드레스의 최상위비트(Y(MSB))에 의해 제 2 프라차지 제어신호(EQnR)가 하이레벨로 활성화된다. 또 컬럼 어드레스의 최상위비트(Y(MSB))가 도 3의 인버터(324)에 의해 반전되어 발생한 제 2 리드 데이터 라인 제어 신호(DLP_R)와 상술한 제 2 프리차지 제어신호(EQnR)에 의해 리드 데이터 라인(RDL)이 활성화되어, 이 리드 데이터 라인(RDL)에 하이레벨 또는 로우레벨의 데이터 신호가 실린다. 이때 컬럼 어드레스의 최상위비트바(/Y(MSB))는 로우레벨이므로 제 1 프리차지 제어신호(EQnL) 역시 로우레벨이다.
도 4(b)에서는, 리드 데이터 라인(RDL) 대신 라이트 데이터 라인(WDL)이 도시되어 있는데, 리드 데이터 라인(RDL)의 전압 변화 폭이 비교적 작은데 비하여, 라이트 데이터 라인(WDL)은 그 전압 변화 폭이 거의 VDD 레벨이다. 이는 데이터를 라이트할 때 비트라인을 충분히 크게 구동해야 하기 때문이다.
상술한 바와 같이, 두 개의 비트라인 프라차지부((304a)(304b)가 컬럼 어드레스의 최상위비트(Y(MSB))의 논리 값에 따라 각각 독립적으로 동작하고, 두 개의 리드 컬럼 셀렉터(308a)(308b) 역시 컬럼 어드레스의 최상위비트(Y(MSB))의 논리 값에 의해 각각 독립적으로 동작하는 것을 알 수 있다.
이와 같은 본 발명에 따른 반도체 메모리는 리드 컬럼 셀렉터가 두 개로 분할되어 각각 독립적으로 동작함으로써 리드 데이터 라인의 부하를 줄이고, 라이트 컬럼 셀렉터 역시 두 개로 분할되어 각각 독립적으로 동작함으로써 비트라인의 프리차지 시간을 크게 줄이는 효과가 있다.

Claims (4)

  1. 비트라인 균등화 신호와 제 1 컬럼 어드레스 신호에 의해 활성화되는 제 1 비트라인 프리차지부가 제 1 메모리 셀 어레이의 비트라인을 소정 레벨로 프리차지 시키도록 이루어지고, 상기 비트라인 균등화 신호와 제 2 컬럼 어드레스 신호에 의해 활성화되는 제 2 비트라인 프리차지부가 제 2 메모리 셀 어레이의 비트라인을 소정 레벨로 프리차지 시키도록 이루어지는 비트라인 프리차지부와;
    상기 제 1 컬럼 어드레스에 의해 활성화되는 제 1 컬럼 셀렉터가 상기 제 1 메모리 셀 어레이의 비트라인을 선택하도록 이루어지고, 상기 제 2 컬럼 어드레스에 의해 활성화되는 제 2 컬럼 셀렉터가 상기 제 2 메모리 셀 어레이의 비트라인을 선택하도록 이루어지는 컬럼 셀렉터를 포함하는 반도체 메모리.
  2. 청구항 1에 있어서, 상기 제 1 비트라인 프리차지부가 상기 비트라인 균등화 신호와 상기 제 1 컬럼 어드레스의 논리합 연산 결과에 의해 활성화되도록 이루어지고, 상기 제 2 비트라인 프리차지부가 상기 비트라인 균등화 신호와 상기 제 2 컬럼 어드레스의 논리합 연산 결과에 의해 활성화되도록 이루어지는 것이 특징인 반도체 메모리.
  3. 청구항 1에 있어서,
    상기 제 1 컬럼 어드레스 신호가 컬럼 어드레스의 최상위 비트의 반전된 신호이고,상기 제 2 컬럼 어드레스 신호가 컬럼 어드레스의 최상위 비트인 것이 특징인 반도체 메모리.
  4. 청구항 1에 있어서, 상기 제 1 및 제 2 컬럼 셀렉터가 각각 리드 컬럼 셀렉터와 라이트 컬럼 셀렉터로 구성되는 것이 특징인 반도체 메모리.
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