KR100543200B1 - 스태틱램의 비트라인 클램핑회로 - Google Patents

스태틱램의 비트라인 클램핑회로 Download PDF

Info

Publication number
KR100543200B1
KR100543200B1 KR1019980022332A KR19980022332A KR100543200B1 KR 100543200 B1 KR100543200 B1 KR 100543200B1 KR 1019980022332 A KR1019980022332 A KR 1019980022332A KR 19980022332 A KR19980022332 A KR 19980022332A KR 100543200 B1 KR100543200 B1 KR 100543200B1
Authority
KR
South Korea
Prior art keywords
bit line
clamping
signal
response
input
Prior art date
Application number
KR1019980022332A
Other languages
English (en)
Other versions
KR20000001862A (ko
Inventor
권건태
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019980022332A priority Critical patent/KR100543200B1/ko
Publication of KR20000001862A publication Critical patent/KR20000001862A/ko
Application granted granted Critical
Publication of KR100543200B1 publication Critical patent/KR100543200B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/415—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 반도체메모리장치인 스태틱램에서 비트라인을 특정 전압레벨로 클램핑시키는 비트라인 클램핑회로에 관한 것으로, 본 발명은 스태틱램에 있어서, 등화신호와 라이트리셋신호를 입력하고 이 입력중 적어도 어느 하나의 활성화입력에 응답하여 출력하는 입력수단과 상기 입력수단의 출력 및 블록어드레스를 입력하고 이 입력중 적어도 어느 하나의 활성화입력에 응답하여 출력하는 드라이버를 포함하여 구성되는 클램핑제어수단; 전원전압단과 비트라인 사이에 형성되고 칼럼어드레스의 입력에 응답하여 활성화되는 풀업제어신호에 응답하여 상기 비트라인을 소정의 클램핑 전압으로 클램핑하기 위한 제1 비트라인클램핑수단; 및 전원전압과 상기 제1 비트라인클램핑수단 사이에 구비되어, 상기 클램핑제어수단의 출력신호에 응답하여 상기 비트라인이 상기 클램핑 전압으로 클램핑되도록 보조하기 위한 제2 비트라인클램핑수단을 구비하여 이루어진 스태틱램의 비트라인클램핑회로를 제공한다.

Description

스태틱램의 비트라인 클램핑회로
본 발명은 반도체메모리장치인 스태틱램(Static RAM)에 관한 것으로, 특히 비트라인(bit line)을 특정 전압레벨로 클램핑(clamping)시키는 비트라인 클램핑회로에 관한 것이다.
반도체메모리장치의 집적도가 크게 증가되고 있다. 현재 반도체메모리장치는 크게 리드/라이트(read/write) 메모리와 리드전용메모리(ROM)로 구분할 수 있다. 특히 리드/라이트 메모리는 다이나믹램(Dynamic RAM)과 스태틱램으로 나뉘어진다. 다이나믹램은 1개의 트랜지스터(transistor)와 1개의 캐패시터(capacitor)로 1개의 기본 셀(cell)이 구성되어 집적도에서 가장 앞서고 있는 소자이다. 그러나 전력소비가 많아 특히 고속동작과 저전력(low power)을 요하는 분야에서는 스태틱램을 사용하게 된다. 잘 알려진 바와 같이, 스태틱램은 기본 셀 구조가 래치(latch)형태로 구성되어 전력소비 측면에서 상당히 우수한 반도체메모리장치임은 주지의 사실이다.
도1에 종래에 잘 알려진 스태틱램의 칼럼(column)계회로가 도시되어 있다. 도1의 구성은 셀영역(cell region)과, 비트라인을 클램핑(clamping)시키는 비트라인풀업(pull-up)부와, 비트라인 데이터(data)를 센스앰프(sense amplifier)나 또는 라이트드라이버(write driver)와 연결시키는 칼럼전달게이트(Y-transfer gate)로 이루어진다. 여기서 비트라인풀업부의 역할은,
첫째, 리드(read)시에는 도통(turn-on)되어 비트라인쌍 BIT LINE과 /BIT LINE간의 전압차(voltage difference)를 조절한다. 이 전압차가 크면 클수록 셀데이터 리드시 안정적으로 동작하나, 반대로 전류소모가 많아지고 리드 상태가 끝나고 난 뒤 비트라인쌍의 전압레벨을 클램핑시킬 때 상대적으로 오랜 시간이 요구된다.
둘쩨, 라이트(write)가 끝나고 난 뒤 풀 전원전압(full Vcc)레벨 차이로 벌어진 비트라인쌍을 다시 프리차지레벨(precharge level)인 Vcc레벨로 환원시키는 역할을 한다. 이 경우를 라이트 리커버리(write recovery)라 하고 이때도 비트라인풀업부는 도통되어 비트라인을 프리차지하게 된다.
종래기술에 의한 스태틱램은 위와 같은 역할을 수행하기 위해 도1와 같이, 비트라인풀업부가 제어신호 /WYMi에 의해 전원전압단과 비트라인간을 스위칭동작하도록 피모스트랜지스터로 구현되어있다. 제어신호 /WYMi는 칼럼어드레스신호 Y-Address, 칩인에이블신호 /CS, 블록어드레스신호 Block Address 및 라이트인에이블신호 /WE를 논리조합하는 제어회로 100에 의해 발생된다. 즉, 라이트시 선택된 블록에서만 비트라인풀업부가 동작하지 않게 되는데, 이는 메모리셀의 정상적인 데이터 입출력을 위함이다. 그리고 이 선택동작 이외에는 항상 /WYMi신호는 논리 로우(low)로 동작하여 비트라인쌍에 전압이 공급되도록 제어회로가 구성된다.
그러나 도1에 도시된 회로는 리드 동작시에는 정상적으로 동작이 이루어지나, 라이트 리커버리시에는 리드시보다 상대적으로 더 많이 벌어져 있는 비트라인 레벨을 Vcc레벨로 클램핑시켜 주어야 함으로써 상대적으로 동작이 원활하지 못한 문제점이 발생하게 된다. 물론 이때 풀업트랜지스터인 P1, P2의 사이즈를 크게 한다면 원활하게 리커버리를 수행하나 이 사이즈가 크면 클수록 리드시 많은 전류를 비트라인에 공급하게 되므로 비트라인 BIT LINE과 /BIT LINE간의 전압차가 작아지게 된다.
이러한 문제를 개선하기 위해 종래에는 도2와 같이 비트라인풀업부을 하나 더 사용한 기술이 제안되었다. 즉, /WERi신호에 공통으로 게이트제어되는 P3, P4 및 P5 트랜지스터가 비트라인에 연결구성되었다. 여기서 /WERi신호는 제어회로 200에 구성된 로직과 같이, 등화신호 PEQ와 라이트리셋신호 /PWR를 논리조합에 의해 발생된다.
도3은 도2의 동작파형도이다. 도3를 참조하면, 등화신호 PEQ는 어드레스가 변화되면 어드레스천이검출회로(address transition detector; 도시되지 않음)에 의해 발생되는 원-샷 펄스(pulse)신호이며, 라이트리셋신호 /PWR은 라이트인에이블신호 /WE에 의해 라이트동작이 끝난 후 라이트리커버리를 위한 펄스신호이다. 이 두 개의 펄스신호를 조합시켜 어드레스변환시와 라이트리커버리시에 비트라인풀업부 P1, P2외의 또다른 풀업부인 P3, P4 및 P5를 도통시켜 안정된 비트라인 클램핑을 수행한다. 도3를 참조하면 블록어드레스에 의해 각각의 블록(도3는 2개의 블록, A와 B블록인 경우를 가정하여 도시됨)에 연결된 제어신호 /WYMA, /WERA와 /WYMB, /WERB가 각각 동작됨을 볼 수 있다. 물론 이때 /WERA와 /WERB 신호를 블록신호와 조합시켜도 되나 안정적인 비트라인 클램핑시 선택되지 않은 상태에서도 클램핑작업이 이루어지므로 훨씬 더 안정적으로 동작하게 된다.
그러나 메모리칩이 고집적화되고 저전압화되면서 비트라인 자체의 라인저항(line loading)도 증가하면서 도2에 의한 기술이 충분한 비트라인 클램핑을 수행하는데 부족하다는 문제가 있게 된다. 물론 P3, P4 및 P5트랜지스터의 사이즈를 크게 하면 보다 안정적인 동작을 구현 가능하나, 이렇게 될 때 칩의 면적이 커지게 되고 이로부터 하나의 웨이퍼에서 생산해낼 수 있는 메모리칩의 개수가 줄어들어 제품의 단가가 높아지는 문제가 발생한다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 칩사이즈 증가에 최소의 영향을 미치게 하는 스태틱램의 비트라인 클램핑회로를 제공하는 것을 본 발명의 목적으로 한다.
또한 본 발명은 비트라인 클램핑이 충분히 안정되게 이루어지면서 라이트 리커버리가 안정되게 수행되는 스태틱램의 비트라인 클램핑회로를 제공하는 것을 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명은 스태틱램에 있어서, 등화신호와 라이트리셋신호를 입력하고 이 입력중 적어도 어느 하나의 활성화입력에 응답하여 출력하는 입력수단과 상기 입력수단의 출력 및 블록어드레스를 입력하고 이 입력중 적어도 어느 하나의 활성화입력에 응답하여 출력하는 드라이버를 포함하여 구성되는 클램핑제어수단; 전원전압단과 비트라인 사이에 형성되고 칼럼어드레스의 입력에 응답하여 활성화되는 풀업제어신호에 응답하여 상기 비트라인을 소정의 클램핑 전압으로 클램핑하기 위한 제1 비트라인클램핑수단; 및 전원전압과 상기 제1 비트라인클램핑수단 사이에 구비되어, 상기 클램핑제어수단의 출력신호에 응답하여 상기 비트라인이 상기 클램핑 전압으로 클램핑되도록 보조하기 위한 제2 비트라인클램핑수단을 구비하여 이루어진 스태틱램의 비트라인클램핑회로를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명에 의한 비트라인 클램핑회로를 보여주는 스태틱램의 칼럼계회로가 도4에 도시되어 있다. 그리고 도면부호 "400"은 본 발명에서 신규적으로 구현한 비트라인 클램핑 제어회로이다.
도4를 참조하면, 본 발명에 의한 비트라인 클램핑회로는, 등화신호 PEQ와 라이트리셋신호 PWR을 입력하고 이 입력중 적어도 어느 하나의 활성화입력에 응답하여 출력하는 입력부(10)와 상기 입력부(10)의 출력 및 블록어드레스(Block Address)를 입력하고 이 입력중 적어도 어느 하나의 활성화입력에 응답하여 출력하는 드라이버(20)을 포함하여 구성되는 클램핑제어부(400)를 구비하며, 또한, 전원전압(Vcc)단과 비트라인쌍(BIT LINE, /BIT LINE) 사이에 형성되고 칼럼어드레스의 입력에 응답하여 활성화되는 제어신호 /WYMi를 입력하는 제1비트라인클램핑부(P1, P2)와, 전원전압단과 상기 비트라인쌍(BIT LINE, /BIT LINE) 사이에 형성되고 상기 클램핑제어부(400)의 출력신호 /WERi에 응답하여 스위칭동작하는 제2비트라인클램핑부(P3, P4, P5)으로 구성된다.
클램핑제어부(400)는 본 발명에서 신규적으로 구현한 구성으로서 그 구성을 살피면, 블록어드레스(Block Address)를 입력하는 인버터 I1과, 등화신호 PEQ와 라이트리셋신호 PWR을 입력하는 노아게이트 NOR1과 상기 노아게이트 NOR1의 출력신호를 입력하는 인버터 I2로 구성되는 입력수단 10과, 상기 인버터 I1의 출력신호 및 입력수단 10의 출력신호를 입력하는 노아게이트 NOR2와 상기 노아게이트 NOR2의 출력신호를 증폭하는 2개의 직렬연결 인버터 I3, I4로 구성되는 드라이버로 실시구성되었다. 이러한 클램핑제어부 400의 로직구성상의 특징은, 블록선택이 이루어지지 않는 경우에는 항상 제2비트라인클램핑부가 도통되도록 논리 로우신호를 출력하는 로직으로 실시구성되었다. 한편 이러한 클램핑제어부는 스태틱램에서 셀어레이를 구성하는 각 블록별로 하나씩 실시구성된다.
그리고 제1 및 제2비트라인클램핑부(P1, P2),(P3, P4, P5)의 각 구성은 종래 도2에 개시된 구성과 동일하게 실시구성되었다. 한편 제1비트라인클램핑부 P1, P2를 제어하는 구성은 도1와 동일하게 실시구성할 수 있다.
본 발명에 의한 파형도인 도5를 참조하여 도4의 작용을 구체적으로 설명한다.
먼저 A블록이 선택되면서 라이트동작인 경우, A블록의 비트라인 풀업에 관계되는 제어신호들인 /WYMA 및 /WERA는 비트라인에 실리는 데이터가 정상적으로 셀과 차아지셰어링(charge sharing)이 될 수 있도록 비활성화되는 신호로 발생한다. 즉, 논리 하이신호로 발생하여 제1 및 제2비트라인클램핑부(P1, P2),(P3, P4, P5)를 비도통시킨다. 이때 선택되지 않은 블록인 B블록의 비트라인 풀업에 관계되는 제어신호들인 /WYMB 및 /WERB는 모두 논리 로우로 유지됨을 주목하여야 할 것이다. 이는 종래의 파형도인 도3와의 비교를 통해 쉽게 알 수 있다. 도4로 돌아가서 이 상황을 논리적으로 살펴 보면 다음과 같다.
A블록이 선택된 경우이므로 비선택된 B블록에 구비되는 비트라인 클램핑제어부에서는 블록어드레스 Block Address가 논리 로우로 입력되어 노아게이트 NOR2의 일입력으로 논리 하이가 입력된다. 이로부터 /WERB는 논리 로우로 출력되고, B블록의 제2비트라인클램핑부(P3, P4, P5)는 도통상태로 되어 비트라인 BIT LINE, /BIT LINE에 풀업전압을 공급하게 된다. 그래서 종래보다 더 강력하게 비트라인 클램핑작업을 수행하게 된다.
다음으로 B블록이 선택되는 동작인 경우에 B블록의 비트라인 풀업에 관계되는 제어신호들인 /WYMB 및 /WERB는 비트라인에 실리는 데이터가 정상적으로 셀과 차아지셰어링이 될 수 있도록 비활성화되는 신호로 발생한다. 즉, 논리 하이신호로 발생하여 제1 및 제2비트라인클램핑부(P1, P2),(P3, P4, P5)을 비도통시킨다. 이때 비선택된 A블록의 비트라인 풀업에 관계되는 제어신호들인 /WYMA 및 /WERA는 모두 논리 로우로 출력되고, A블록의 제2비트라인클램핑부(P3, P4, P5)는 도통상태로 되어 비트라인 BL, /BL에 풀업전압을 공급하게 된다. 그래서 종래보다 더 강력하게 비트라인 클램핑작업을 수행하게 된다.
이와 같이 본 발명에 의한 비트라인 클램핑작업은 보다 안정적이면서 강력한 클램핑을 구현하므로서, 이로부터 메모리셀이 안정적으로 동작할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 특히 고밀도화 및 저전압이 요구되는 메모리장치에서 칩사이즈는 늘어나지 않으면서 종래보다 더 우수한 비트라인클램핑작업을 수행하여 칩의 안정화를 가져오는 효과가 있다. 또한 이로부터 비트라인 리커버리가 제대로 수행되어 제품의 불량률을 크게 줄이는 부가적인 효과도 발생한다.
도1은 종래기술에 의한 스태틱램의 칼럼계회로도 및 제어회로도.
도2는 개선된 종래기술에 의한 스태틱램의 칼럼계회로도 및 제어회로도.
도3은 도2의 동작파형도.
도4는 본 발명의 일실시예에 따른 스태틱램의 칼럼계회로도.
도5는 도4의 동작파형도.

Claims (6)

  1. 스태틱램에 있어서,
    등화신호와 라이트리셋신호를 입력하고 이 입력중 적어도 어느 하나의 활성화입력에 응답하여 출력하는 입력수단과 상기 입력수단의 출력 및 블록어드레스를 입력하고 이 입력중 적어도 어느 하나의 활성화입력에 응답하여 출력하는 드라이버를 포함하여 구성되는 클램핑제어수단;
    전원전압단과 비트라인 사이에 형성되고 칼럼어드레스의 입력에 응답하여 활성화되는 풀업제어신호에 응답하여 상기 비트라인을 소정의 클램핑 전압으로 클램핑하기 위한 제1 비트라인클램핑수단; 및
    전원전압과 상기 제1 비트라인클램핑수단 사이에 구비되어, 상기 클램핑제어수단의 출력신호에 응답하여 상기 비트라인이 상기 클램핑 전압으로 클램핑되도록 보조하기 위한 제2 비트라인클램핑수단
    을 구비하는 스태틱램의 비트라인클램핑회로.
  2. 제1항에 있어서,
    상기 클램핑제어수단이, 블록어드레스를 입력하는 제1인버터와, 등화신호와 라이트리셋신호를 입력하는 제1노아게이트와 상기 제1노아게이트의 출력신호를 입력하는 제2인버터로 구성되는 상기 입력수단과, 상기 제1인버터의 출력신호 및 입력수단의 출력신호를 입력하는 제2노아게이트와 상기 제2노아게이트의 출력신호를 증폭하는 2개의 직렬연결 인버터로 구성되는 상기 드라이버를 포함하는 스태틱램의 비트라인클램핑회로.
  3. 제1항에 있어서,
    상기 제1비트라인클램핑수단이, 전원전압단과 한쌍의 비트라인에 대응적으로 채널이 형성되는 2개의 피모오스트랜지스터를 포함하는 스태틱램의 비트라인클램핑회로.
  4. 제1항에 있어서,
    상기 제2비트라인클램핑수단이, 전원전압단과 한쌍의 비트라인에 대응적으로 채널이 형성되는 3개의 피모오스트랜지스터를 포함하는 스태틱램의 비트라인클램핑회로.
  5. 메모리셀 어레이가 다수의 블록으로 분할되어 이루어진 스태틱램에 있어서,
    블록어드레스를 입력하는 논리수단과,
    등화신호와 라이트리셋신호를 입력하고 이 입력중 적어도 어느 하나의 활성화입력에 응답하여 출력하는 입력수단과,
    상기 논리수단의 출력 및 입력수단의 출력을 입력하고 이 입력중 적어도 어느 하나의 활성화입력에 응답하여 소정의 제어신호를 출력하는 드라이버와,
    전원전압과 한쌍의 비트라인 사이에 형성되고 상기 제어신호에 응답하여 스위칭동작하는 비트라인클램핑수단을 구비하여,
    블록선택이 비선택시에 상기 비트라인클램핑수단이 상기 제어신호에 의해 계속적으로 활성화됨을 특징으로 하는 스태틱램의 비트라인클램핑회로.
  6. 제5항에 있어서,
    상기 비트라인클램핑수단이, 전원전압단과 상기 한쌍의 비트라인에 대응적으로 채널이 형성되면서 상기 제어신호에 공통으로 제어되는 3개의 피모오스트랜지스터를 포함하는 스태틱램의 비트라인클램핑회로.
KR1019980022332A 1998-06-15 1998-06-15 스태틱램의 비트라인 클램핑회로 KR100543200B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980022332A KR100543200B1 (ko) 1998-06-15 1998-06-15 스태틱램의 비트라인 클램핑회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980022332A KR100543200B1 (ko) 1998-06-15 1998-06-15 스태틱램의 비트라인 클램핑회로

Publications (2)

Publication Number Publication Date
KR20000001862A KR20000001862A (ko) 2000-01-15
KR100543200B1 true KR100543200B1 (ko) 2006-04-12

Family

ID=19539485

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980022332A KR100543200B1 (ko) 1998-06-15 1998-06-15 스태틱램의 비트라인 클램핑회로

Country Status (1)

Country Link
KR (1) KR100543200B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6369094A (ja) * 1986-09-10 1988-03-29 Sony Corp スタテイツクｒａｍ
JPH04214294A (ja) * 1990-02-15 1992-08-05 Advanced Micro Devicds Inc Ｃｍｏｓプリチャージおよび等化回路
JPH04291093A (ja) * 1990-12-13 1992-10-15 Sgs Thomson Microelectron Inc 半導体メモリ
KR970051314A (ko) * 1995-12-28 1997-07-29 김광호 정적 랜덤 액세스 메모리

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6369094A (ja) * 1986-09-10 1988-03-29 Sony Corp スタテイツクｒａｍ
JPH04214294A (ja) * 1990-02-15 1992-08-05 Advanced Micro Devicds Inc Ｃｍｏｓプリチャージおよび等化回路
JPH04291093A (ja) * 1990-12-13 1992-10-15 Sgs Thomson Microelectron Inc 半導体メモリ
KR970051314A (ko) * 1995-12-28 1997-07-29 김광호 정적 랜덤 액세스 메모리

Also Published As

Publication number Publication date
KR20000001862A (ko) 2000-01-15

Similar Documents

Publication Publication Date Title
US5566120A (en) Apparatus and method for controlling transistor current leakage
EP0347530B1 (en) Static random access memory device with a power dissipation reduction function
USRE36621E (en) Semiconductor memory device
US6424554B1 (en) Semiconductor memory with multistage local sense amplifier
US20040228192A1 (en) Method, apparatus, and system to enhance negative voltage switching
JP2013089279A (ja) 抵抗性メモリ装置、そのレイアウト構造及びセンシング回路
US4000429A (en) Semiconductor circuit device
US5583816A (en) Long write test
JP2567997B2 (ja) Ａｎｄゲートおよびデコーディング回路
KR100257911B1 (ko) 반도체 기억장치
KR100331550B1 (ko) 반도체 메모리장치의 감지증폭기
US5751642A (en) Voltage control circuit for input and output lines of semiconductor memory device
US5136186A (en) Glitch free power-up for a programmable array
US5579268A (en) Semiconductor memory device capable of driving word lines at high speed
US7009899B2 (en) Bit line precharge signal generator for memory device
KR100543200B1 (ko) 스태틱램의 비트라인 클램핑회로
US4937792A (en) Static random access memory device with power down function
US5936894A (en) Dual level wordline clamp for reduced memory cell current
KR950008672B1 (ko) 입/출력 라인사이에서 전위차를 억제하기 위한 클램핑 회로를 구비한 반도체 메모리 장치
JPH04259995A (ja) 書き込み電圧発生回路
KR100291187B1 (ko) 스태틱램의 라이트리커버리회로 및 라이트리커버리제어방법
KR940008720B1 (ko) 반도체메모리장치
KR100206411B1 (ko) 정적전류 감소를 위한 반도체 메모리 장치
KR100244427B1 (ko) 와이드 전압 동작 메모리 장치의 풀업 회로
JPH07220477A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee