KR100206411B1 - 정적전류 감소를 위한 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 메모리 셀에 데이타를 기입할 시, 선택된 한 블럭 전체의 풀업 트랜지스터를 턴-오프시켜 메모리 셀로 흐르는 전류패스를 차단하므로써 정적전류를 감소시키는 반도체 메모리 장치를 제공하고자 하는 것으로, 이를 위해 본 발명은 다수의 블록으로 분할되어 어셀이된 메모리 셀; 상기 셀과 외부와의 데이터 패스를 위한 비트라인; 상기 셀 블록을 선택하기 위한 블록디코더; 상기 비트라인의 캐패시턴스에 의한 데이터 센싱 오류를 방지하기 위한 비트라인 풀업수단; 및 기입 모드시 상기 블록디코더에 의해 선택된 블록내의 상기 풀업수단을 디스에이블시켜, 상기 풀업수단으로부터 상기 셀로 흐르는 정적전류를 차단하는 제어수단을 구비한다.

Description

정적전류 감소를 위한 반도체 메모리 장치
제1도는 종래 반도체 메모리장치의 코아 회로도.
제2도는 본 발명의 일실시예에 따른 반도체 메모리 장치의 코아 회로도.
제3a, b도는 종래 반도체 메모리 장치에서의 각 신호 파형도.
제4a, b, c도는 본 발명에 따른 반도체 메모리 장치의 각 신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
11, 21 : 블럭 디코더 12, 22 : Y-디코더
13, 14, 23, 24 : 패스 게이트 15, 25 : 선충전부
20 : 비트라인 풀업트랜지스터 제어부
MP1, MP2 : 비트라인 풀업트랜지스터
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 기입 모드에서 비트라인 풀업(pull-up) 트랜지스터를 턴-오프(turn-off)시켜 메모리 셀(memory cell)로 흐르는 전류패스를 차단하여 정적전류(static current)를 감소시키기 위한 정적전류 감소회로에 관한 것이다.
통상적으로, 반도체 메모리 장치의 전력소모를 감소시키기 위하여, 어레이된 셀들을 다수개의 블럭(block)으로 분할하여 블록 디코더에 의해 선택된 블럭만을 동작시키기 방법을 사용하고 있다.
제1도는 종래의 SRAM 코아(core) 회로도로서, 이를 참조하여 종래기술과 그 문제점을 살펴본다.
제1도를 참조하면, 워드라인(WL) 및 비트라인(BIT, BITB)에 셀(cell)이 접속되어 있고, 양 비트라인(BIT, BITB)은 프리챠지신호(PREQB)에 응답하여 동작하는 선충전(precharge)수단(15)에 의해 선충전 및 등화되어 셀에 데이타를 기입 또는 판독시의 속도향상을 가져오게하며, 또한 풀업 트랜지스터(MP1, MP2)에 의해 풀업되어 비트라인 캐패시턴스에 의한 데이터 센싱 오류를 방지한다. 그리고, 블럭제어신호(A0, A1)을 두입력으로 하는 낸드 게이트(NAND gate; I1)와 인버터(inverter; 12)로 이루어진 블럭 디코더(block decoder; 11)에 의해 어레이된 셀중 어느 한 블록이 지정되며, 블럭 디코더(11)의 출력신호에 따라 Y-디코더(12)에 의해 원하는 칼럼의 패스게이트(pass gate; 13,14)를 제어하게 된다. 이렇게하여 데이터버스(DB, DBB)와 셀간의 데이터 입출력을 가능케 한다. 블럭 디코더(11)는 블럭제어신호인 A0, A1을 두입력으로 하는 낸드 게이트(I1)와, 낸드게이트(I1)의 출력신호를 반전시키는 인버터(I2)로 구성되어 있으며, 낸드게이트(I1)의 출력신호와 인버터(I2)의 출력신호는 Y-디코더(12)의 제어신호가 된다.
상기와 같은 메모리 코아에서 판독시에는 PWL(Pulsed Word Line)에 의해 워드라인(WL)이 턴-오프되지만, 기입시에는 워드라인이 계속해서 턴-온되어 있는 상태로 된다. 즉, 종래 반도체 메모리 장치의 각 신호 판형도인 제3도a, b에 나타난 바와같이, 블럭 제어신호 A0, A1가 하이레벨이 되면, Y-디코더를 제어하여 Y-디코더의 출력신호인 YD 및 YDB신호가 각각 하이레벨 및 로우레벨이됨과 동시에 한 블럭의 전체 워드라인이 액티브되어 패스게이트(MN5, MP5) 및 셀의 전달트랜지스터 MN1이 턴-온되고, 셀 노드 CE가 로우레벨이고 셀 노드 CEB가 하이레벨로 데이타가 기입되어 있는 경우에 셀의 구동트랜지스터 MN2도 턴-온되므로, 결국, 비트라인 풀업트랜지스터 MP1, 셀의 전달트랜지스터 MN1, 및 셀의 구동트랜지스터 MN2로(도면의 화살표 참조) 이어지는 전류패스가 존재하게 된다.
통상적으로, 워드라인은 한 블럭인 128개의 메모리 셀에 공통으로 접속되어 있으며, 기입 모드시에는 선택된 워드라인을 통해 메모리 셀에 전류가 흐르게된다. 하나의 메모리 셀에 흐르는 온전류가 70㎂인 경우, 한 블럭인 128개의 메모리 셀 전체에 흐르는 전류는 70㎂×128=8.96㎃가 되어 큰 전력이 소모되게 된다.
본 발명은 상기한 종래의 문제를 해결하기 위한 것으로, 메모리 셀에 데이타를 기입할 시, 선택된 한 블럭 전체의 풀업 트랜지스터를 턴-오프시켜 메모리 셀로 흐르는 전류패스를 차단하므로써 정적전류를 감소시키는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 어레이 된 다수의 메모리 셀과 외부와의 데이터 패스를 위한 비트라인; 상기 비트라인의 캐패시턴스에 의한 데이터 센싱 오류를 방지하기 위한 비트라인 풀업수단; 및 기입 모드시 상기 블록디코더에 의해 선택된 블록내의 상기 풀업수단을 디스에이블시켜, 상기 풀업수단으로부터 상기 셀로 흐르는 정적전류를 차단하는 제어수단을 구비한다.
또한, 본 발명에 따른 반도체 메모리 장치는 다수의 블록으로 분할되어 어셀이된 메모리 셀; 상기 셀과 외부와의 데이터 패스를 위한 비트라인; 상기 셀 블록을 선택하기 위한 비트라인; 상기 셀 블록을 선택하기 위한 블록디코더; 상기 비트라인의 캐패시턴스에 의한 데이터 센싱 오류를 방지하기 위한 비트라인 풀업수단; 및 기입 모드시 상기 블록디코더에 의해 선택된 블록내의 상기 풀업수단을 디스에이블시켜, 상기 풀업수단으로부터 상기 셀로 흐르는 정적전류를 차단하는 제어수단을 구비한다.
바람직하게 제어수단은 기입인에이블신호 /WE 및 출력인에이블신호 /OE에 응답하여, 기입 모드시 선택된 블록내의 상기 풀업수단을 디스에이블시키도록 구성된다.
이하, 첨부 도면을 참조하여 본 발명에 따른 반도체 메모리 장치를 보다 상세히 설명하기로 한다.
제2도는 본 발명의 일실시예에 따른 메모리 코아 회로를 보여주고 있다. 본 발명의 반도체 메모리 장치는 비트라인 풀업트랜지스터(MP1, MP2)의 게이트가 기입인에이블신호(/WE) 및 출력인에이블신호(OE)를 논리조합하는 제어부(26)에 의해 턴-오프가 제어된다. 즉, 제1도에 도시된 종래에서와 같이 블록 전체의 비트라인 풀업트랜지스터가 항상 턴-온 되어 있는 것이 아니라, 본 발명은 기입 동작시 선택된 블록의 비트라인 풀업트랜지스터 모두를 턴-오프시키는 기술이다.
제2도를 참조하면, 메모리 코아 블록은 다수의 블럭으로 분할된 메모리 셀의 소정 블럭만을 선택적으로 동작시키기 위한 블럭 디코더(21)와, 상기 블럭 디코더(21)의 출력신호에 따라 원하는 컬럼의 메모리 셀을 억세스하기 위한 Y-디코더(22)와, 상기 Y-디코더의 제어신호에 따라 비트라인(BIT, BITB)을 통해 메모리 셀에 데이타를 입출력하는 패스게이트(23, 24)와, 비트라인을 소정의 전압레벨로 선충전 및 등화시키기 위한 선충전부(25)와, 데이타를 저장하기 위한 메모리 셀과, 비트라인을 풀업시키는 풀업트랜지스터(MP1, MP2)와, 가입인에이블신호(/WE) 및 출력인에이블신호(/OE)에 응답하여 기입 모드시 선택된 블록의 비트라인 풀업트랜지스터를 비활성화시키는 제어부(26)로 구성된다.
여기서, 제어부(26) 및 비트라인 풀업트랜지스터(MP1, MP2)를 제외한 기타 다른 블록은 종래기술과 동일함으로 상기 제어부(26) 및 비트라인 풀업트랜지스터(MP1, MP2)를 중점적으로 살펴보기로 한다.
먼저, 통상적으로 풀업트랜지스터는 공급전원전압단과 비트라인간에 접속되는 PMOS 트랜지스터를 사용한다.
풀업 트랜지스터 제어부(26)는 기입인에이블신호 /WE와 출력인에이블신호 /OE을 입력으로 하는 낸드게이트(I6)와, 낸드게이트(I6)로부터의 출력신호를 반전시키는 인버터(I4)와, 기입인에이블신호 /WE를 반전시키는 인버터(I3)와, 인버터(I3)와 인버터(I4)의 출력을 두입력으로 하는 노아게이트(I4)와, 상기 노아게이트(I4)의 출력신호와 상기 블럭 디코더의 낸드게이트(I1) 출력신호, 즉 어드레스신호 A0, A1을 낸드조합한 신호를 두입력으로 하며, 자신의 출력을 비트라인 풀어트랜지스터(MP1, MP2)의 게이트로 출력하는 노아게이트(I5)로 구성된다.
반도체 메모리장치의 기입동작을 제4도a, b, c를 참조하여 살펴본다. 블럭제어신호 A0, A1이 로우레벨에서 하이레벨이 되면, Y-디코더(12)의 출력 YD에 의해 패스게이트(23,24)가 턴-온되고, 128개의 메모리 셀에 공통으로 접속되어 있는 워드라인 WL도 턴-온된다. 이때, 기입인에이블신호 /WE가 로우레벨이 되어 기입상태가 될때 비트라인 풀업 트랜지스터 제어부(26)의 출력신호인 PULLB는 로우레벨에서 하이레벨로 되어 풀업 트랜지스터인 MP1, MP2가 턴-오프되므로 메모리 셀로 흐르는 전류패스가 차단되게 된다. 더 상세하게, 풀업 트랜지스터 제어부(26)의 인버터에 기입인에이블신호 /WE신호를 인가하고, 이 인버터의 출력과 기입인에이블신호 /WE 및 출력인에이블신호 /OE를 낸드시킨 출력을 노아게이트 I4에 인가하여 제4도 B에서 처럼 기입인에이블신호 /WE가 하이레벨이고, 출력인에이블신호 /OE가 로우레벨일 때, 풀업 트랜지스터의 제어출력신호인 PULLB신호는 로우레벨이 되어 풀업 트랜지스터(MP1, MP2)가 턴-온된다.
한편, 블럭제어신호 A0의 신호가 로우레벨에서 하이레벨이 될때 A1의 신호는 하이레벨에서 로우레벨이 되어 그 블럭의 Y-디코더와 워드라인은 턴-오프되므로 셀로 흐르는 전류는 존재하지 않게 된다.
이와 같이 기입시에 워드라인이 PWL에 의해서 영향을 받지 않고 기입제어신호 /WE에 의해 제어되어 계속 턴-온되어 있을 때, 한 블럭 전체의 풀업 트랜지스터를 턴-오프시켜 정적전류를 제거하게 된다.
따라서, 상술한 본 발명의 방법에 의하면 종래 메모리 소자에서 기입시 메모리 셀로 흐르던 전류패스를 차단하여 정적전류를 제거함으로써 반도체 메모리장치의 소비전력을 감소시키는 효과가 있다.

Claims (11)

  1. 어레이된 다수의 메모리 셀과 외부와의 데이터 패스를 위한 비트라인; 상기 비트라인의 캐패시턴스에 의한 데이터 센싱 오류를 방지하기 위한 비트라인 풀업수단; 및 기입 모드시 상기 풀업수단을 디스에이블시켜, 상기 풀업수단으로부터 상기 셀로 흐르는 정적전류를 차단하는 제어수단을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제어수단은 기입인에이블신호 /WE 및 출력인에이블신호 /OE에 응답하여, 기입모드시 상기 풀업수단을 디스에이블시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 풀업수단은 상기 제어수단의 출력에 응답하여 공급전원단과 비트라인 간을 스위칭하는 모스트랜지스터 임을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 모스트랜지스터는 피모스트랜지스터임을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제어수단은 기입인에이블신호 /WE와 출력인에이블신호 /OE을 입력으로 하는 제1NAND게이트; 상기 제1NAND게이트로부터의 출력신호를 반전시키는 제1인버터; 상기 기입인에이블신호 /WE를 반전시키는 제2인버터; 및 상기 제1 및 제2인버터의 출력을 두입력으로 하며 자신의 출력을 상기 피모스트랜지스터의 게이트로 출력하는 NOR게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 다수의 블록으로 분할되어 어레이된 메모리 셀; 상기 셀과 외부와의 데이터 패스를 위한 비트라인; 상기 셀 블록을 선택하기 위한 블록디코더; 상기 비트라인의 캐패시턴스에 의한 데이터 센싱 오류를 방지하기 위한 비트라인 풀업수단; 및 기입 모드시 상기 블록디코더에 의해 선택된 블록내의 상기 풀업수단을 디스에이블시켜, 상기 풀업수단으로부터 상기 셀로 흐르는 정적전류를 차단하는 제어수단을 구비하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제어수단은 기입인에이블신호 /WE 및 출력인에이블신호 /OE에 응답하여, 기입 모드시 선택된 블록내의 상기 풀업수단을 디스에이블시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 풀업수단은 상기 제어수단의 출력에 응답하여 공급전원단과 비트라인 간을 스위칭하는 모스트랜지스터 임을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 모스트랜지스터는 피모스트랜지스터임을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제어수단은 기입인에이블신호 /WE와 출력인에이블신호 /OE을 입력으로 하는 제1NAND게이트; 상기 제1NAND게이트로부터의 출력신호를 반전시키는 제1인버터; 상기 기입인에이블신호 /WE를 반전시키는 제2인버터; 상기 제1 및 제2인버터의 출력을 두입력으로 하는 제1NAND게이트; 상기 제1NAND게이트의 출력신호와 상기 블록디코더의 출력을 두입력으로하며 자신의 출력을 상기 피모스트랜지스터의 게이트로 출력하는 제2NOR게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 블록디코더의 출력은 두 개의 어드레스신호를 입력으로 하는 제2NAND게이트의 출력 임을 특징으로 하는 반도체 메모리 장치.
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KR100569713B1 (ko) * 1998-10-21 2006-09-18 삼성전자주식회사 듀얼 스캔 방식에서 소비 전력을 감소시키는 회로
KR100365425B1 (ko) * 1999-06-28 2002-12-18 주식회사 하이닉스반도체 정적 전류를 줄이고 고속 동작이 가능한 레퍼런스 신호 발생 회로
US7113433B2 (en) * 2005-02-09 2006-09-26 International Business Machines Corporation Local bit select with suppression of fast read before write

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06215576A (ja) * 1993-01-18 1994-08-05 Mitsubishi Electric Corp 半導体記憶装置
US5574695A (en) * 1994-03-04 1996-11-12 Kabushiki Kaisha Toshiba Semiconductor memory device with bit line load circuit for high speed operation
KR0144402B1 (ko) * 1994-12-30 1998-08-17 김주용 동작전류 소모를 줄인 반도체 메모리 소자
KR0147712B1 (ko) * 1995-06-30 1998-11-02 김주용 에스램의 저전압 동작용 비트 라인 회로

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