KR980004994A - 정적전류 감소를 위한 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리장치의 정적전류 감소회로에 관한 것으로, 다수의 블럭으로 분할된 메모리 셀의 소정 블럭만을 선택적으로 동작시키기 위한 블럭 디코더와, 상기 블럭 디코더의 출력신호에 따른 원하는 컬럼의 메모리 셀을 억세스하기 위한 Y-디코더와, 상기 Y-디코더의 제어신호에 따른 비트라인을 통해 메모리 셀에 데이타를 전송하는 패스 게이트와, 비트라인을 소정의 전압레벨로 선충전하기 위한 선충전수단과, 데이타를 저장하기 위한 메모리 셀과, 저장된 데이타를 래치하기 위한 래치수단과, 풀-업 트랜지스터를 제어하기 위한 풀-업트랜지스터 제어수단을 구비하여 구성되며, 이러한 구성에 의하면 종래 메모리 소자에 정상기입시 메모리 셀로 흐르던 전류패스를 차단하여 정적전류를 제거함으로써 반도체 메모리장치의 소비전력을 감소시키는 효과가 있다.

Description

정적전류 감소를 위한 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 일예의 반도체 메모리장치의 코아 회로도.

Claims (5)

  1. 다수의 블럭으로 분할된 메모리 셀의 소정 블럭만을 선택적으로 동작시키기 위한 블럭 디코더와, 상기 블럭 디코더의 출력신호에 따라 원하는 컬럼의 메모리 셀을 억세스하기 위한 Y-디코더와, 상기 Y-디코더의 제어신호에 따라 비트라인을 통해 메모리 셀에 데이타를 전송하는 패스 게이트와, 비트라인을 소정의 전압레베벨로 선충전하기 위한 선충전수단과, 데이타를 전장하기 위한 메모리 셀과, 풀-업 트랜지스터를 제어하기 위한 풀-업트랜지스터 제어수단을 구비하여 이루어진 것을 특징으로 하는 반도체 메모리 장치의 정적전류 감소회로.
  2. 제1항에 있어서, 반도체 메모리장치의 기입모드시에 풀-업 트랜지스터 제어수단에서 풀-업 트랜지스터를 턴-오프시키는 신호를 출력시켜 메모리 셀로 흐르는 전류패스가 차단되는 것을 특징으로 하는 반도체 메모리 장치의 정적전류 감소회로.
  3. 제2항에 있어서, 풀-업 트랜지스터는 PMOS 트랜지스터 및 0인 것을 특징으로 하는 반도체 메모리 장치의 정적전류 감소회로.
  4. 제2항에 있어서, 상기 풀-업 트랜지스터 제어수단은 기입제어신호와 판독제어신호를 입력으로 하는 낸게이트, 상기 기입제어신호를 반전시키는 인버터, 상기 낸드게이트와 상기 인버터의 출신호를 두입력으로 하는 노아게이트, 상기 노아게이트의 출력신호와 하나의 블럭선택신호를 두입력으로 하는 노아게이트로 구성된 것을 특징으로 하는 반도체 메모리 장치의 정적전류 감소로.
  5. 제4항에 잇어서, 상기 블럭선택신호는 두개의 블럭제어신호 A0, A1을 두입력으로 하는 블럭 디코더의 낸드게이트 출력신호인 것을 특징으로 하는 반도체 메모리 장치의 정적전류 감소회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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