JPH09265780A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH09265780A JPH09265780A JP7680096A JP7680096A JPH09265780A JP H09265780 A JPH09265780 A JP H09265780A JP 7680096 A JP7680096 A JP 7680096A JP 7680096 A JP7680096 A JP 7680096A JP H09265780 A JPH09265780 A JP H09265780A
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Abstract
(57)【要約】
【課題】 ビット線の消費電流を低減して低消費電力化
を計ると共に、ビット線に接続される負荷容量を減らし
て動作速度を向上させる。 【解決手段】 同一ビット線ＢＬ０に接続される複数の
メモリセルを４つのメモリブロックＡ〜Ｄに分割し、各
ブロック毎にプリチャージ用トランジスタ５〜８を接続
すると共に、各ブロック間のビット線にパストランジス
タ２〜４を挿入し、アドレスによりメモリブロックＣが
選択されたとき、上位側のメモリブロックＡ，Ｂ，Ｃの
プリチャージ用トランジスタ５〜７をオフし、下位側の
メモリブロックＤのプリチャージ用トランジスタ８をオ
ン状態に維持し、更に、上位側のメモリブロックＡＢ間
とＢＣ間に各々挿入されたパストランジスタ２，３をオ
ンし、下位側のメモリブロックＣＤ間に挿入されたパス
トランジスタ４をオフして、選択されたメモリブロック
Ｃからのデータ読み出しを行う。
を計ると共に、ビット線に接続される負荷容量を減らし
て動作速度を向上させる。 【解決手段】 同一ビット線ＢＬ０に接続される複数の
メモリセルを４つのメモリブロックＡ〜Ｄに分割し、各
ブロック毎にプリチャージ用トランジスタ５〜８を接続
すると共に、各ブロック間のビット線にパストランジス
タ２〜４を挿入し、アドレスによりメモリブロックＣが
選択されたとき、上位側のメモリブロックＡ，Ｂ，Ｃの
プリチャージ用トランジスタ５〜７をオフし、下位側の
メモリブロックＤのプリチャージ用トランジスタ８をオ
ン状態に維持し、更に、上位側のメモリブロックＡＢ間
とＢＣ間に各々挿入されたパストランジスタ２，３をオ
ンし、下位側のメモリブロックＣＤ間に挿入されたパス
トランジスタ４をオフして、選択されたメモリブロック
Ｃからのデータ読み出しを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＯＭやＳＲＡＭ
等、ビット線を予めプリチャージし、プリチャージ状態
を解除してデータの読み出しを行う半導体メモリ装置に
関する。
等、ビット線を予めプリチャージし、プリチャージ状態
を解除してデータの読み出しを行う半導体メモリ装置に
関する。
【０００２】
【従来の技術】従来、ＲＯＭやＳＲＡＭ等のメモリにお
いては、同一のビット線に複数のメモリセルが直接接続
されており、ビット線をプリチャージするためのプリチ
ャージ用トランジスタが各ビット線毎に１つづつ接続さ
れていた。そして、クロック信号によりプリチャ−ジ用
トランジスタのオンオフが制御され、オン時にビット線
がプリチャ−ジ状態となり、オフ時にプリチャ−ジ状態
が解除されて、アドレスにより選択されたメモリセルの
データがビット線を介して読み出されるよう構成されて
いた。
いては、同一のビット線に複数のメモリセルが直接接続
されており、ビット線をプリチャージするためのプリチ
ャージ用トランジスタが各ビット線毎に１つづつ接続さ
れていた。そして、クロック信号によりプリチャ−ジ用
トランジスタのオンオフが制御され、オン時にビット線
がプリチャ−ジ状態となり、オフ時にプリチャ−ジ状態
が解除されて、アドレスにより選択されたメモリセルの
データがビット線を介して読み出されるよう構成されて
いた。
【０００３】
【発明が解決しようとする課題】通常、ビット線には数
十〜数百のメモリセルが接続されているため、負荷容量
が非常に大きく、しかも、ビット線はアドレスが切り換
わる毎にクロック信号に応じてプリチャ−ジとその解除
を繰り返す。従って、消費電力が大きいと共に動作速度
が遅いという課題があった。
十〜数百のメモリセルが接続されているため、負荷容量
が非常に大きく、しかも、ビット線はアドレスが切り換
わる毎にクロック信号に応じてプリチャ−ジとその解除
を繰り返す。従って、消費電力が大きいと共に動作速度
が遅いという課題があった。
【０００４】
【課題を解決するための手段】本発明は、同一ビット線
に接続され、センスアンプを通してメモリ内容が出力さ
れる複数のメモリセルを複数のメモリブロックに分割
し、各ブロック毎にプリチャージ用トランジスタを接続
すると共に、各ブロック間にパストランジスタを挿入
し、アドレスにより前記複数のメモリブロックのいずれ
かが選択されたとき、該選択されたメモリブロックから
前記センスアンプまでの上位側のメモリブロックの前記
プリチャージ用トランジスタをオフし、前記選択された
メモリブロックより下位側のメモリブロックの前記プリ
チャージ用トランジスタをオン状態に維持し、且つ、前
記選択されたメモリブロックより上位側のメモリブロッ
ク間に各々挿入された前記パストランジスタをオンし、
前記選択されたメモリブロックより下位側のメモリブロ
ック間に各々挿入された前記パストランジスタをオフし
て、前記選択されたメモリブロックからの読み出しを行
うことにより、上記課題を解決するものである。
に接続され、センスアンプを通してメモリ内容が出力さ
れる複数のメモリセルを複数のメモリブロックに分割
し、各ブロック毎にプリチャージ用トランジスタを接続
すると共に、各ブロック間にパストランジスタを挿入
し、アドレスにより前記複数のメモリブロックのいずれ
かが選択されたとき、該選択されたメモリブロックから
前記センスアンプまでの上位側のメモリブロックの前記
プリチャージ用トランジスタをオフし、前記選択された
メモリブロックより下位側のメモリブロックの前記プリ
チャージ用トランジスタをオン状態に維持し、且つ、前
記選択されたメモリブロックより上位側のメモリブロッ
ク間に各々挿入された前記パストランジスタをオンし、
前記選択されたメモリブロックより下位側のメモリブロ
ック間に各々挿入された前記パストランジスタをオフし
て、前記選択されたメモリブロックからの読み出しを行
うことにより、上記課題を解決するものである。
【０００５】本発明では、パストランジスタによりメモ
リブロック毎にビット線が分割され、データの読み出し
が行われるメモリブロックより下位側のメモリブロック
については、分割されたビット線はプリチャ−ジ状態を
維持するので、これらのビット線において充放電電流が
流れなくなって消費電流が低減すると共に、負荷容量も
減って動作速度が速くなる。
リブロック毎にビット線が分割され、データの読み出し
が行われるメモリブロックより下位側のメモリブロック
については、分割されたビット線はプリチャ−ジ状態を
維持するので、これらのビット線において充放電電流が
流れなくなって消費電流が低減すると共に、負荷容量も
減って動作速度が速くなる。
【０００６】
【発明の実施の形態】図１は、本発明の実施の形態を示
す回路図であり、メモリ１は複数のメモリセルがマトリ
クス状に配列され、ワード線方向に分割された４つのメ
モリブロック、メモリブロックＡ，メモリブロックＢ，
メモリブロックＣ及びメモリブロックＤより構成されて
いる。即ち、同一のビット線ＢＬ０に接続される８個の
メモリセルが２個づつ各メモリブロックＡ〜Ｄに各々分
配されており、他のビット線ＢＬ１，ＢＬ２，…… に
接続されているメモリセルについても同様である。
す回路図であり、メモリ１は複数のメモリセルがマトリ
クス状に配列され、ワード線方向に分割された４つのメ
モリブロック、メモリブロックＡ，メモリブロックＢ，
メモリブロックＣ及びメモリブロックＤより構成されて
いる。即ち、同一のビット線ＢＬ０に接続される８個の
メモリセルが２個づつ各メモリブロックＡ〜Ｄに各々分
配されており、他のビット線ＢＬ１，ＢＬ２，…… に
接続されているメモリセルについても同様である。
【０００７】各メモリブロック間ＡとＢ，ＢとＣ，Ｃと
Ｄの各ビット線には、各々、ビット線を分割するための
パストランジスタ２，３，４が挿入されており、また、
分割された各ビット線ＢＬ０Ａ，ＢＬ０Ｂ，ＢＬ０Ｃ，
ＢＬ０Ｄには、これらのビット線を各々プリチャ−ジす
るためのプリチャ−ジ用トランジスタ５，６，７，８
が、各メモリブロック毎に電源電圧ＶDDとの間に接続さ
れている。このような構成は他のビット線についても同
様である。
Ｄの各ビット線には、各々、ビット線を分割するための
パストランジスタ２，３，４が挿入されており、また、
分割された各ビット線ＢＬ０Ａ，ＢＬ０Ｂ，ＢＬ０Ｃ，
ＢＬ０Ｄには、これらのビット線を各々プリチャ−ジす
るためのプリチャ−ジ用トランジスタ５，６，７，８
が、各メモリブロック毎に電源電圧ＶDDとの間に接続さ
れている。このような構成は他のビット線についても同
様である。
【０００８】尚、パストランジスタ及びプリチャ−ジ用
トランジスタは、全てＮチャンネルトランジスタで構成
されている。また、複数のビット線ＢＬ０，ＢＬ１，…
… は、ビット線選択用のトランジスタ９０，９１，…
… を介して共通にセンスアンプ１０に接続されてお
り、センスアンプ１０の入力側には、電源電圧ＶDDとの
間にクロック信号ＣＫの反転信号によりオンオフするＰ
チャンネルトランジスタ１１が接続され、このトランジ
スタによってセンスアンプ１０の出力は、プリチャージ
状態ではＨレベルに固定されている。
トランジスタは、全てＮチャンネルトランジスタで構成
されている。また、複数のビット線ＢＬ０，ＢＬ１，…
… は、ビット線選択用のトランジスタ９０，９１，…
… を介して共通にセンスアンプ１０に接続されてお
り、センスアンプ１０の入力側には、電源電圧ＶDDとの
間にクロック信号ＣＫの反転信号によりオンオフするＰ
チャンネルトランジスタ１１が接続され、このトランジ
スタによってセンスアンプ１０の出力は、プリチャージ
状態ではＨレベルに固定されている。
【０００９】メモリセルを選択するためのアドレスＡＤ
０，ＡＤ１，ＡＤ２，ＡＤ３，……ＡＤｎは，アドレス
デコーダ１２に入力され、そのデコード出力Ａ，Ｂ，
Ｃ，Ｄによりメモリ１のワード線ＷＤ０〜ＷＤ７のいず
れかが選択され、デコード出力Ｅによりビット線選択用
トランジスタ９０，９１，…… のいずれかがオンする
ことにより、ビット線ＢＬ０，ＢＬ１，…… のいずれ
かが選択される。各デコード出力Ａ，Ｂ，Ｃ，Ｄは、一
端にクロック信号ＣＫの反転信号を入力するＮＡＮＤゲ
ート１３０及び１３１，１４０及び１４１，１５０及び
１５１，１６０及び１６１に各々入力され、これらＮＡ
ＮＤゲートの出力の反転信号が各々対応するメモリブロ
ックにワード線選択信号として供給されている。
０，ＡＤ１，ＡＤ２，ＡＤ３，……ＡＤｎは，アドレス
デコーダ１２に入力され、そのデコード出力Ａ，Ｂ，
Ｃ，Ｄによりメモリ１のワード線ＷＤ０〜ＷＤ７のいず
れかが選択され、デコード出力Ｅによりビット線選択用
トランジスタ９０，９１，…… のいずれかがオンする
ことにより、ビット線ＢＬ０，ＢＬ１，…… のいずれ
かが選択される。各デコード出力Ａ，Ｂ，Ｃ，Ｄは、一
端にクロック信号ＣＫの反転信号を入力するＮＡＮＤゲ
ート１３０及び１３１，１４０及び１４１，１５０及び
１５１，１６０及び１６１に各々入力され、これらＮＡ
ＮＤゲートの出力の反転信号が各々対応するメモリブロ
ックにワード線選択信号として供給されている。
【００１０】また、メモリブロックＤには、２ビットの
デコード出力Ｄを入力するＮＯＲゲート１９が設けら
れ、このゲート出力の反転信号がメモリブロックＣＤ間
に挿入されたパストランジスタ４のゲートに印加されて
いる。メモリブロックＣには、２ビットのデコード出力
ＣとＮＯＲ１９の出力反転信号を入力するＮＯＲゲート
１８が設けられ、このゲート出力の反転信号がメモリブ
ロックＢＣ間に挿入されたパストランジスタ３のゲート
に印加されている。メモリブロックＢには、２ビットの
デコード出力ＢとＮＯＲゲート１９及びＮＯＲゲート１
８の出力反転信号を入力するＮＯＲゲート１７が設けら
れ、このゲート出力の反転信号がメモリブロックＡＢ間
に挿入されたパストランジスタ２のゲートに印加されて
いる。
デコード出力Ｄを入力するＮＯＲゲート１９が設けら
れ、このゲート出力の反転信号がメモリブロックＣＤ間
に挿入されたパストランジスタ４のゲートに印加されて
いる。メモリブロックＣには、２ビットのデコード出力
ＣとＮＯＲ１９の出力反転信号を入力するＮＯＲゲート
１８が設けられ、このゲート出力の反転信号がメモリブ
ロックＢＣ間に挿入されたパストランジスタ３のゲート
に印加されている。メモリブロックＢには、２ビットの
デコード出力ＢとＮＯＲゲート１９及びＮＯＲゲート１
８の出力反転信号を入力するＮＯＲゲート１７が設けら
れ、このゲート出力の反転信号がメモリブロックＡＢ間
に挿入されたパストランジスタ２のゲートに印加されて
いる。
【００１１】更に、各メモリブロックＢ，Ｃ，Ｄには、
ＮＯＲゲート１７，１８，１９の出力を各々一端に入力
し、他端にクロック信号ＣＫを入力するＮＯＲゲート２
０，２１，２２が設けられており、これらのゲート出力
の反転信号がメモリブロックＢ，Ｃ，Ｄのプリチャージ
用トランジスタ６，７，８のゲートに各々印加されてい
る。但し、メモリブロックＡのプリチャージ用トランジ
スタ５のゲートには、クロック信号ＣＫが２段のインバ
ータを介して印加されている。
ＮＯＲゲート１７，１８，１９の出力を各々一端に入力
し、他端にクロック信号ＣＫを入力するＮＯＲゲート２
０，２１，２２が設けられており、これらのゲート出力
の反転信号がメモリブロックＢ，Ｃ，Ｄのプリチャージ
用トランジスタ６，７，８のゲートに各々印加されてい
る。但し、メモリブロックＡのプリチャージ用トランジ
スタ５のゲートには、クロック信号ＣＫが２段のインバ
ータを介して印加されている。
【００１２】以下、図２のタイミングチャートを参照し
ながら、本実施形態の動作を説明する。まず、クロック
信号ＣＫがＨレベルになると、メモリブロックＡのプリ
チャージ用トランジスタ５がオンし、また、ＮＯＲゲー
ト２０，２１，２２の出力がＬレベルになるので、各メ
モリブロックＢ，Ｃ，Ｄのプリチャージ用トランジスタ
６，７，８もオンし、全ての分割ビット線ＢＬ０Ａ，Ｂ
Ｌ０Ｂ，ＢＬ０Ｃ，ＢＬ０Ｄは、図２カ〜ケに示すよう
にプリチャージ状態になる。
ながら、本実施形態の動作を説明する。まず、クロック
信号ＣＫがＨレベルになると、メモリブロックＡのプリ
チャージ用トランジスタ５がオンし、また、ＮＯＲゲー
ト２０，２１，２２の出力がＬレベルになるので、各メ
モリブロックＢ，Ｃ，Ｄのプリチャージ用トランジスタ
６，７，８もオンし、全ての分割ビット線ＢＬ０Ａ，Ｂ
Ｌ０Ｂ，ＢＬ０Ｃ，ＢＬ０Ｄは、図２カ〜ケに示すよう
にプリチャージ状態になる。
【００１３】ここで、アドレスデコーダ１２において、
２ビットのデコード出力Ａのいずれかが図２イに示すよ
うにＨレベルであると、クロック信号ＣＫがＬレベルに
なることにより、ＮＡＮＤゲート１３０，１３１のいず
れかの出力の反転信号がＨレベルになると共に、プリチ
ャージ用トランジスタ５がオフしてプリチャージ状態が
図２カに示すように解除され、従って、メモリブロック
Ａ内のメモリセル内容が、アドレスＥで選択されたビッ
ト線からセンスアンプ１０を介して読み出される。この
場合、デコード出力Ｂ，Ｃ，ＤはＬレベルなので、ＮＯ
Ｒゲート１７，１８，１９の出力の反転信号は全てＬレ
ベルとなり、全てのパストランジスタ２，３，４はオフ
する。よって、分割ビット線ＢＬ０Ｂ，ＢＬ０Ｃ，ＢＬ
０Ｄには充放電電流は流れない。
２ビットのデコード出力Ａのいずれかが図２イに示すよ
うにＨレベルであると、クロック信号ＣＫがＬレベルに
なることにより、ＮＡＮＤゲート１３０，１３１のいず
れかの出力の反転信号がＨレベルになると共に、プリチ
ャージ用トランジスタ５がオフしてプリチャージ状態が
図２カに示すように解除され、従って、メモリブロック
Ａ内のメモリセル内容が、アドレスＥで選択されたビッ
ト線からセンスアンプ１０を介して読み出される。この
場合、デコード出力Ｂ，Ｃ，ＤはＬレベルなので、ＮＯ
Ｒゲート１７，１８，１９の出力の反転信号は全てＬレ
ベルとなり、全てのパストランジスタ２，３，４はオフ
する。よって、分割ビット線ＢＬ０Ｂ，ＢＬ０Ｃ，ＢＬ
０Ｄには充放電電流は流れない。
【００１４】また、この状態では、ＮＯＲゲート１７，
１８，１９の出力はＨレベルになるので、クロック信号
ＣＫがＬレベルになってもＮＯＲゲート２０，２１，２
２の出力の反転信号はＨレベルとなり、このため、メモ
リブロックＢ，Ｃ，Ｄのプリチャージ用トランジスタ
６，７，８は、図２キ，ク，ケに示すようにプリチャー
ジ状態を維持する。
１８，１９の出力はＨレベルになるので、クロック信号
ＣＫがＬレベルになってもＮＯＲゲート２０，２１，２
２の出力の反転信号はＨレベルとなり、このため、メモ
リブロックＢ，Ｃ，Ｄのプリチャージ用トランジスタ
６，７，８は、図２キ，ク，ケに示すようにプリチャー
ジ状態を維持する。
【００１５】次に、デコード出力ＢがＨレベルになった
場合は、ＮＯＲゲート１７の出力がＬレベルになるの
で、その反転信号がＨレベルになりメモリブロックＡＢ
間のパストランジスタ２がオンする。更に、クロック信
号ＣＫがＬレベルになると、ＮＡＮＤゲート１４０，１
４１の出力の反転信号のいずれかがＨレベルとなり、メ
モリブロックＢが選択されると共に、ＮＯＲゲート２０
の両入力がＬレベルになるので、メモリブロックＢのプ
リチャージ用トランジスタ６がオフする。また、メモリ
ブロックＡのプリチャージ用トランジスタ５はクロック
信号ＣＫがＬレベルになるといつでもオフする。従っ
て、メモリブロックＢのプリチャージ状態は、図２キに
示すように解除され、選択されたメモリブロックＢ内の
メモリセル内容がビット線を介して読み出されることと
なる。
場合は、ＮＯＲゲート１７の出力がＬレベルになるの
で、その反転信号がＨレベルになりメモリブロックＡＢ
間のパストランジスタ２がオンする。更に、クロック信
号ＣＫがＬレベルになると、ＮＡＮＤゲート１４０，１
４１の出力の反転信号のいずれかがＨレベルとなり、メ
モリブロックＢが選択されると共に、ＮＯＲゲート２０
の両入力がＬレベルになるので、メモリブロックＢのプ
リチャージ用トランジスタ６がオフする。また、メモリ
ブロックＡのプリチャージ用トランジスタ５はクロック
信号ＣＫがＬレベルになるといつでもオフする。従っ
て、メモリブロックＢのプリチャージ状態は、図２キに
示すように解除され、選択されたメモリブロックＢ内の
メモリセル内容がビット線を介して読み出されることと
なる。
【００１６】この場合、デコード出力Ｃ，ＤはＬレベル
なので、ＮＯＲゲート１８，１９の出力の反転信号はＬ
レベルとなり、パストランジスタ３，４はオフする。よ
って、分割ビット線ＢＬ０Ｃ，ＢＬ０Ｄには充放電電流
が流れない。また、この状態では、ＮＯＲゲート１８，
１９の出力はＨレベルになるので、クロック信号ＣＫが
ＬレベルになってもＮＯＲゲート２１，２２の出力の反
転信号はＨレベルとなり、このため、メモリブロック
Ｃ，Ｄのプリチャージ用トランジスタ７，８は、図２
ク，ケに示すようにプリチャージ状態を維持する。
なので、ＮＯＲゲート１８，１９の出力の反転信号はＬ
レベルとなり、パストランジスタ３，４はオフする。よ
って、分割ビット線ＢＬ０Ｃ，ＢＬ０Ｄには充放電電流
が流れない。また、この状態では、ＮＯＲゲート１８，
１９の出力はＨレベルになるので、クロック信号ＣＫが
ＬレベルになってもＮＯＲゲート２１，２２の出力の反
転信号はＨレベルとなり、このため、メモリブロック
Ｃ，Ｄのプリチャージ用トランジスタ７，８は、図２
ク，ケに示すようにプリチャージ状態を維持する。
【００１７】デコード出力ＣがＨレベルになった場合
は、ＮＯＲゲート１８の出力がＬレベルになるので、そ
の反転信号がＨレベルになり、更に、この反転信号がＮ
ＯＲゲート１７に入力されるので、ＮＯＲゲート１７の
出力の反転信号もＨレベルになる。よって、メモリブロ
ックＡＢ間とＢＣ間のパストランジスタ２、３がオンす
る。ここで、クロック信号ＣＫがＬレベルになると、Ｎ
ＡＮＤゲート１５０，１５１の出力の反転信号のいずれ
かがＨレベルとなり、メモリブロックＣが選択されると
共に、ＮＯＲゲート２１の両入力がＬレベルになるの
で、メモリブロックＣのプリチャージ用トランジスタ７
がオフする。また、ＮＯＲゲート１７の出力がＬレベル
になることにより、メモリブロックＢのプリチャージ用
トランジスタ６もオフし、メモリブロックＡのプリチャ
ージ用トランジスタ５もオフする。従って、メモリブロ
ックＣのプリチャージ状態は、図２クに示すように解除
され、選択されたメモリブロックＣ内のメモリセル内容
がビット線を介して読み出されることとなる。
は、ＮＯＲゲート１８の出力がＬレベルになるので、そ
の反転信号がＨレベルになり、更に、この反転信号がＮ
ＯＲゲート１７に入力されるので、ＮＯＲゲート１７の
出力の反転信号もＨレベルになる。よって、メモリブロ
ックＡＢ間とＢＣ間のパストランジスタ２、３がオンす
る。ここで、クロック信号ＣＫがＬレベルになると、Ｎ
ＡＮＤゲート１５０，１５１の出力の反転信号のいずれ
かがＨレベルとなり、メモリブロックＣが選択されると
共に、ＮＯＲゲート２１の両入力がＬレベルになるの
で、メモリブロックＣのプリチャージ用トランジスタ７
がオフする。また、ＮＯＲゲート１７の出力がＬレベル
になることにより、メモリブロックＢのプリチャージ用
トランジスタ６もオフし、メモリブロックＡのプリチャ
ージ用トランジスタ５もオフする。従って、メモリブロ
ックＣのプリチャージ状態は、図２クに示すように解除
され、選択されたメモリブロックＣ内のメモリセル内容
がビット線を介して読み出されることとなる。
【００１８】この場合、デコード出力ＤはＬレベルなの
で、ＮＯＲゲート１９の出力の反転信号はＬレベルとな
り、パストランジスタ４はオフし、分割ビット線ＢＬ０
Ｄには充放電電流が流れない。また、ＮＯＲゲート１９
の出力はＨレベルになるので、クロック信号ＣＫがＬレ
ベルになってもＮＯＲゲート２２の出力の反転信号はＨ
レベルとなり、メモリブロックＤのプリチャージ用トラ
ンジスタ８は、図２ケに示すようにプリチャージ状態を
維持する。
で、ＮＯＲゲート１９の出力の反転信号はＬレベルとな
り、パストランジスタ４はオフし、分割ビット線ＢＬ０
Ｄには充放電電流が流れない。また、ＮＯＲゲート１９
の出力はＨレベルになるので、クロック信号ＣＫがＬレ
ベルになってもＮＯＲゲート２２の出力の反転信号はＨ
レベルとなり、メモリブロックＤのプリチャージ用トラ
ンジスタ８は、図２ケに示すようにプリチャージ状態を
維持する。
【００１９】最後に、デコード出力ＤがＨレベルになっ
た場合は、ＮＯＲゲート１９の出力がＬレベルになるの
で、その反転信号がＨレベルになり、これに応じて、Ｎ
ＯＲゲート１７，１８の出力の反転信号もＨレベルにな
る。よって、メモリブロックＡＢ間，ＢＣ間，ＣＤ間の
全てのパストランジスタ２，３，４がオンする。ここ
で、クロック信号ＣＫがＬレベルになると、ＮＡＮＤゲ
ート１６０，１６１の出力の反転信号のいずれかがＨレ
ベルとなり、メモリブロックＤが選択されると共に、Ｎ
ＯＲゲート２２の両入力がＬレベルになるので、メモリ
ブロックＤのプリチャージ用トランジスタ８がオフす
る。また、ＮＯＲゲート１７，１８の出力がＬレベルに
なることにより、メモリブロックＢ，Ｃのプリチャージ
用トランジスタ６，７もオフし、メモリブロックＡのプ
リチャージ用トランジスタ５もオフする。従って、メモ
リブロックＤのプリチャージ状態は、図２ケに示すよう
に解除され、選択されたメモリブロックＤ内のメモリセ
ル内容がビット線を介して読み出されることとなる。
た場合は、ＮＯＲゲート１９の出力がＬレベルになるの
で、その反転信号がＨレベルになり、これに応じて、Ｎ
ＯＲゲート１７，１８の出力の反転信号もＨレベルにな
る。よって、メモリブロックＡＢ間，ＢＣ間，ＣＤ間の
全てのパストランジスタ２，３，４がオンする。ここ
で、クロック信号ＣＫがＬレベルになると、ＮＡＮＤゲ
ート１６０，１６１の出力の反転信号のいずれかがＨレ
ベルとなり、メモリブロックＤが選択されると共に、Ｎ
ＯＲゲート２２の両入力がＬレベルになるので、メモリ
ブロックＤのプリチャージ用トランジスタ８がオフす
る。また、ＮＯＲゲート１７，１８の出力がＬレベルに
なることにより、メモリブロックＢ，Ｃのプリチャージ
用トランジスタ６，７もオフし、メモリブロックＡのプ
リチャージ用トランジスタ５もオフする。従って、メモ
リブロックＤのプリチャージ状態は、図２ケに示すよう
に解除され、選択されたメモリブロックＤ内のメモリセ
ル内容がビット線を介して読み出されることとなる。
【００２０】以上のように、アドレスにより複数のメモ
リブロックのいずれかが選択された場合、選択されたメ
モリブロックからセンスアンプ１０までの上位側のメモ
リブロックのプリチャージトランジスタがオフし、選択
されたメモリブロックより下位側のメモリブロックのプ
リチャージトランジスタがオン状態に維持され、更に、
選択されたメモリブロックより上位側のメモリブロック
間に各々挿入されたパストランジスタがオンし、選択さ
れたメモリブロックより下位側のメモリブロック間に各
々挿入されたパストランジスタがオフすることとなり、
これによってビット線の消費電流が低減すると共に、負
荷容量も減る。
リブロックのいずれかが選択された場合、選択されたメ
モリブロックからセンスアンプ１０までの上位側のメモ
リブロックのプリチャージトランジスタがオフし、選択
されたメモリブロックより下位側のメモリブロックのプ
リチャージトランジスタがオン状態に維持され、更に、
選択されたメモリブロックより上位側のメモリブロック
間に各々挿入されたパストランジスタがオンし、選択さ
れたメモリブロックより下位側のメモリブロック間に各
々挿入されたパストランジスタがオフすることとなり、
これによってビット線の消費電流が低減すると共に、負
荷容量も減る。
【００２１】
【発明の効果】本発明によれば、ビット線の消費電流を
低減できるので低消費電力化を計ることができ、さらに
は、ビット線に接続される負荷容量も減るので動作速度
を向上させることができる。よって、携帯機器へ適用す
る場合に非常に有効となる。
低減できるので低消費電力化を計ることができ、さらに
は、ビット線に接続される負荷容量も減るので動作速度
を向上させることができる。よって、携帯機器へ適用す
る場合に非常に有効となる。
【図１】本発明の実施の形態を示す回路図である。
【図２】本発明の実施形態の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
１ メモリ ２、３、４ パストランジスタ ５、６、７、８ プリチャージ用トランジスタ １０ センスアンプ １２ アドレスデコーダ １３０、１３１、１４０、１４１ ＮＡＮＤゲート １５０、１５１、１６０、１６１ ＮＡＮＤゲート １７、１８、１９、２０、２１、２２ ＮＯＲゲート
Claims (1)
- 【請求項１】 同一ビット線に接続され、センスアンプ
を通してメモリ内容が出力される複数のメモリセルを複
数のメモリブロックに分割し、各ブロック毎にプリチャ
ージ用トランジスタを接続すると共に、各ブロック間に
パストランジスタを挿入し、アドレスにより前記複数の
メモリブロックのいずれかが選択されたとき、該選択さ
れたメモリブロックから前記センスアンプまでの上位側
のメモリブロックの前記プリチャージ用トランジスタを
オフし、前記選択されたメモリブロックより下位側のメ
モリブロックの前記プリチャージ用トランジスタをオン
状態に維持し、且つ、前記選択されたメモリブロックよ
り上位側のメモリブロック間に各々挿入された前記パス
トランジスタをオンし、前記選択されたメモリブロック
より下位側のメモリブロック間に各々挿入された前記パ
ストランジスタをオフして、前記選択されたメモリブロ
ックからの読み出しを行うことを特徴とする半導体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7680096A JPH09265780A (ja) | 1996-03-29 | 1996-03-29 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7680096A JPH09265780A (ja) | 1996-03-29 | 1996-03-29 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09265780A true JPH09265780A (ja) | 1997-10-07 |
Family
ID=13615730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7680096A Pending JPH09265780A (ja) | 1996-03-29 | 1996-03-29 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09265780A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6774892B2 (en) | 2000-09-13 | 2004-08-10 | Seiko Epson Corporation | Display driver IC |
| US6909662B2 (en) | 2002-09-13 | 2005-06-21 | Nec Electronic Corporation | Data read circuit in a semiconductor device featuring reduced chip area and increased data transfer rate |
| JP2018198106A (ja) * | 2017-05-24 | 2018-12-13 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリ保存装置及びその動作方法 |
-
1996
- 1996-03-29 JP JP7680096A patent/JPH09265780A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6774892B2 (en) | 2000-09-13 | 2004-08-10 | Seiko Epson Corporation | Display driver IC |
| US6909662B2 (en) | 2002-09-13 | 2005-06-21 | Nec Electronic Corporation | Data read circuit in a semiconductor device featuring reduced chip area and increased data transfer rate |
| JP2018198106A (ja) * | 2017-05-24 | 2018-12-13 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリ保存装置及びその動作方法 |
| US10410695B2 (en) | 2017-05-24 | 2019-09-10 | Winbond Electronics Corp. | Memory storage apparatus and operating method thereof |
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