KR100633776B1 - 적응형 글로벌 입출력 라인 프리차지 회로부 및 이를이용하는 반도체 메모리 장치 - Google Patents

적응형 글로벌 입출력 라인 프리차지 회로부 및 이를이용하는 반도체 메모리 장치 Download PDF

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Abstract

적응형 글로벌 입출력 라인 프리차지 회로부 및 이를 이용하는 반도체 메모리 장치가 개시된다. 글로벌 입출력 라인 쌍을 프리차지하기 위한 제 1 프리차지부와 제 2 프리차지부를 구비하고, 상기 제 1 프리차지부는 반도체 메모리 장치의 읽기와 쓰기 동작의 양 경우에 발생하는 제 1 프리차지 신호에 응답하여 상기 글로벌 입출력 라인을 프라치지하도록 하고, 상기 제 2 프리차지부는 반도체 메모리 장치의 쓰기 동작시에만 발생하는 제 2 프리차지 신호에 응답하여 추가적으로 동작하여 상기 글로벌 입출력 라인을 프리차지하도록 하는 프리차지 회로부를 구성한다. 따라서, 읽기 동작시에는 쓰기 동작의 경우에 비해서 적은 전류만으로 글로벌 입출력 라인을 프리차지하도록 함으로써 전체적인 전류 소모량을 절감할 수 있다.

Description

적응형 글로벌 입출력 라인 프리차지 회로부 및 이를 이용하는 반도체 메모리 장치{GLOBAL IO LINE PRECHARGE CIRCUIT FOR ADAPTIVE PRECHARGING AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
도 1은 반도체 메모리 장치의 입출력 라인 구조와 프리차지 회로의 구성예를 도시한 블록도이다.
도 2는 데이터 쓰기와 읽기 동작시에 글로벌 입출력 라인의 레벨 변화를 도시한 간략한 타이밍도이다.
도 3은 본 발명에 따른 프리차지 회로부의 구성을 도시한 회로도이다.
도 4는 쓰기동작프리차지 신호를 발생시키는 쓰기동작프리차지 신호 발생부의 구성을 도시한 블록도이다.
도 5는 본 발명의 프리차지 회로부를 구비한 반도체 메모리 장치의 구성을 도시한 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
300 : 프리차지 회로부
301 : 제 1 프리차지부 302: 제 2 프리차지부
GIO : 제 1 글로벌 입출력 라인 GIOB: 제 2 글로벌 입출력 라인
PIOPR : 프리차지 신호 PWIOPR : 쓰기동작프리차지 신호
본 발명은 반도체 메모리 장치의 프리차지 회로에 대한 것으로 특히 반도체 메모리 장치의 글로벌 입출력 라인을 프리차지하기 위한 글로벌 입출력 라인 프리차지 회로에 관한 것이다.
반도체 메모리 장치는 메모리 셀 어레이(memory cell array)와 상기 메모리 셀 어레이에서 데이터를 읽고 쓰고자 하는 셀을 선택하고, 선택된 셀에서 데이터를 읽어내고 쓰는 동작을 하는 주변 회로(peripheral circuit)들을 구비하고 있다.
예를 들면, 다이나믹 램(DRAM; Dynamic Random Access Memory)의 경우에는 셀 커패시터(cell capacitor)와 셀 커패시터의 스위치 역할을 하는 셀 트랜지스터로 셀 어레이를 구성하고, 셀 트랜지스터를 조작하여 셀 커패시터에 저장된 전하를 조절함으로써 데이터를 읽고 쓰는 방식으로 동작한다.
반도체 메모리 장치의 용량과 구성에 따라서 다른 구조를 취할 수 있지만, 현재의 반도체 메모리 장치는 대용량화, 고속화 추세에 따라서 메모리 셀이 비트 라인(bit line)과, 데이터 버스 라인(DB line; data bus line), 로컬 입출력 라인 (local I/O line)과 글로벌 입출력 라인(global I/O line)에 계층적으로 연결되어 메모리 셀에 데이터를 쓰거나 읽어내는 구조로 이루어져 있다.
이때에 각 계층은 프리차지(precharge) 회로와 센스 증폭기(sense amplifier)를 포함한다. 여기에서 프리차지 회로는 쌍(pair)으로 구성된 상기 라인들을 동일한 전압으로 충전시키는 역할을 수행한다. 실제 데이터를 읽어내는 동작은 상기 충전된 라인들간에 차지 쉐어링(charge sharing)에 의해서 발생한 전압차를 센스 증폭기에서 증폭하여 읽어냄으로써 이루어진다. 반대로 데이터를 쓰는 동작은 프리차지에 의해서 상기 라인에 충전된 전하를 선택된 메모리 셀에 전달함으로써 이루어지는 것이다.
도1은 반도체 메모리 장치의 입출력 라인 구조와 프리차지 회로의 구성예를 도시한 블록도이다.
도1에서 도시한 입출력 라인의 구조는 상기 언급한 계층적으로 연결된 입출력 라인의 구조를 예시한 것이다. 즉, 도1에서 도시한 입출력 라인 구조는 메모리 셀(111)에 연결된 비트 라인(BIT), 데이터 버스 라인(DB_IO), 로컬 입출력 라인(L_IO), 글로벌 입출력 라인(G_IO)과 이들의 센스 증폭기들(112,113,114)로 구성되어 있다. 실제 입출력 라인 구조는 반도체 메모리 장치의 용량과 구성에 따라서 다르게 구성될 수도 있음은 앞서 설명된 바와 같다.
글로벌 입출력 라인(G_IO)은 쌍으로 구성되어, 제 1 글로벌 입출력 라인(GIO)과 제 2 글로벌 입출력 라인(GIOB)으로 구성된다.
메모리에 데이터 쓰기 동작을 할 경우에는 프리차지 회로(115)에 의해서 글로벌 입출력 라인(G_IO)이 구동 전압으로 미리 프리차지되고, 글로벌 입출력 라인(G_IO)에 데이터가 인가된다. 메모리 셀 어레이(110A)에서 데이터 기입의 대상이 되는 메모리 셀(111)이 선택이 되면, 글로벌 입출력 라인(G_IO)상의 데이터는 상기 계층화된 입출력 라인 구조를 통해서 메모리 셀이 연결된 비트 라인에 전달되어 메모리 셀(111)에 쓰여지게 된다.
메모리에서 데이터 읽기 동작을 할 경우에도, 프리차지 회로(115)에 의해서 글로벌 입출력 라인(G_IO)은 미리 프리차지된다. 데이터 읽기 동작의 대상이 되는 메모리 셀(111)이 선택되면, 해당 메모리 셀의 데이터가 비트라인에 전달되고 비트 라인 센스 증폭기(112)에 의해서 증폭되고, 상기 계층화된 입출력 라인 구조를 통해서 글로벌 입출력 라인(G_IO)에 전달된다.
상기 언급된 바와 같이, 반도체 메모리 장치에서는 데이터 쓰기 동작과 데이터 읽기 동작의 양 경우에 글로벌 입출력 라인(G_IO)을 프리차지하는 과정을 필요로 한다.
프리차지 회로(115)는 프리차지 신호(PIORB)에 응답하여 동작한다. 프리차지 신호(PIORB)는 프리차지 회로(115)에 포함된 트랜지스터(MN11,MN12)의 제어 전극에 인가되어 제 1 글로벌 입출력 라인(GIO)과 제 2 글로벌 입출력 라인(GIOB)을 구동 전압(VCC)으로 프리차지한다. 트랜지스터(MN13)는 양 글로벌 입출력 라인(GIO,GIOB)의 전압을 동일하게 유지시키는 역할을 하기 위해 추가된다.
도2는 데이터 쓰기와 읽기 동작시에 글로벌 입출력 라인의 레벨 변화를 도시한 간략한 타이밍도이다.
읽기 동작시(201)에는 읽어낸 데이터가 '1'일 경우에는 제 1 글로벌 입출력 라인(GIO)의 전압 레벨은 그대로 유지되고, 제 2 글로벌 입출력 라인(GIOB)의 전압 레벨이 하강하게 된다. 반대로 읽어낸 데이터가 '0'일 경우에는 제 2 글로벌 입출력 라인(GIOB)의 레벨은 그대로 유지되지만, 제 1 글로벌 입출력 라인(GIO)의 전압 레벨이 하강하게 된다.
쓰기 동작시(202)에도 기록한 데이터가 '1'일 경우에는 제 1 글로벌 입출력 라인(GIO)의 레벨은 그대로 유지되고, 제 2 글로벌 입출력 라인(GIOB)의 전압 레벨이 하강하게 된다. 반대로 읽어낸 데이터가 '0'일 경우에는 제 2 글로벌 입출력 라인(GIOB)의 레벨은 그대로 유지되지만, 제 1 글로벌 입출력 라인(GIO)의 전압 레벨이 하강하게 된다.
그러나, 도2에서 보여지는 바와 같이 반도체 메모리 장치는 셀의 특성상, 읽기와 쓰기 동작시에 입출력 라인의 레벨 변화가 다르게 발생한다. 즉, 쓰기 동작시에 글로벌 입출력 라인간의 레벨 변화(204)가 읽기 동작시의 글로벌 입출력 라인간의 레벨 변화(203)에 비해서 크게 일어난다.
현재의 프리차지 회로는 상기 쓰기 동작후의 글로벌 입출력 라인(GIO,GIOB)간의 레벨차를 감안하여 프리차지 회로의 트랜지스터 사이즈를 결정하여 설계된다. 이 경우에 읽기 동작후에 글로벌 입출력 라인(GIO,GIOB)을 프리차지하는 경우에는 큰 사이즈의 트랜지스터에 의해서 필요 이상의 전류가 소모되는 문제가 있다.
특히, 글로벌 입출력 라인의 프리차지 회로부는 비트라인, 데이터 버스 라인, 로컬 입출력 라인에 이은 계층화된 입출력 라인 구조의 최후단부에 위치하게 되므로, 반도체 메모리 장치의 전체 동작 시간 중에서 많은 시간 동안 전류를 소모하게 되는 부분이라 할 수 있다.
따라서, 상기한 바와 같이 비효율적인 프리차지 회로부의 트랜지스터 구성에 의해서 반도체 메모리 장치의 동작 중에서 읽기 동작시에 프리차지 회로에서 필요 이상으로 소모되는 전류를 감소시킬 필요성이 있다.
상기와 같은 문제점을 해결하기 위해서 본 발명의 목적은 반도체 메모리 장치의 글로벌 입출력 라인 프리차지를 읽기 동작시와 쓰기 동작시로 구분하여 읽기 동작시에는 프리차지에 소모되는 전류량을 감소시키는 프리차지 회로부를 제공하는데 있다.
본 발명의 다른 목적은 반도체 메모리 장치의 글로벌 입출력 라인 프리차지를 읽기 동작시와 쓰기 동작시로 구분하여 읽기 동작시에는 프리차지에 소모되는 전류량을 감소시키는 프리차지 회로부를 채용한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명은, 글로벌 입출력 라인을 프리차지하기 위한 제 1 프리차지부와 제 2 프리차지부를 구비하고, 읽기 동작과 쓰기 동작시에 발생되는 제 1 프리차지 신호에 응답하여 제 1 프리차지부를 동작시키고, 쓰기 동작시에만 발생되는 제 2 프리차지 신호에 응답하여 제 2 프리차지부를 동작시키므로써, 쓰기 동작시에 비해서 읽기 동작시의 글로벌 입출력 라인 프리차지에 소모되는 전류량을 절감할 수 있는 프리차지 회로부를 제공한다.
상기 다른 목적을 달성하기 위해서 본 발명은, 메모리 셀 어레이, 목적 메모리 셀을 선택하기 위한 워드라인 신호를 발생시키는 로우 디코더, 목적 메모리 셀에 연결된 비트라인을 선택하기 위한 컬럼선택신호를 발생시키는 컬럼 디코더, 선택된 목적 메모리 셀의 비트라인에 계층적인 입출력 라인을 통해서 연결되는 글로벌 입출력 라인, 및 상기 글로벌 입출력 라인을 프리차지하기 위한 프라차지 회로부를 포함하고, 상기 프리차지 회로부는 제 1 프리차지부와 제 2 프리차지부를 구비하여 제 1 프리차지 신호에 응답하여 상기 제 1 프리차지부가 동작하여 상기 글로벌 입출력 라인을 프리차지하고, 제 2 프리차지 신호에 응답하여 상기 제 2 프리차지부를 추가로 동작하여 상기 글로벌 입출력 라인을 프리차지시키는 것을 특징으로 하는 반도체 메모리 장치. 제공한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도3은 본 발명에 따른 프리차지 회로부의 구성을 도시한 회로도이다.
본 발명의 프리차지 회로부(300)는 제 1 프리차지부(301)와 동일한 글로벌 입출력 라인들(GIO,GIOB)에 연결된 제 2 프리차지부(302)로 구성된다. 제 1 프리차지부(301)는 프리차지 신호(PIOPR)에 응답하여 동작하며, 제 2 프리차지부(302)는 쓰기동작프리차지 신호(PWIOPR)에 응답하여 동작하도록 구성된다.
제 1 프리차지부(301)는 프리차지 타이밍을 지시하는 프리차지 신호(PIOPR)에 응답하여 소정의 구동 전압(VCC)으로 글로벌 입출력 라인(GIO,GIOB)을 프리차지하는 역할을 수행한다.
제 1 프리차지부(301)는 인버터(INV31)를 거쳐서 입력된 프리차지 신호(PIOPR)를 NMOS 트랜지스터(MN31)와 NMOS 트랜지스터(MN32)의 제어 전극에 입력받는다. 구동 전압(VCC)에 일단이 연결된 NMOS 트랜지스터(MN31)와 NMOS 트랜지스터(MN32)는 글로벌 입출력 라인(GIO,GIOB)을 구동 전압(VCC)으로 프리차지시키게 된다.
한편, 인버터(INV31)를 거쳐서 입력된 프리차지 신호(PIOPR)는 NMOS 트랜지스터(MN33)의 제어 전극에도 입력된다. NMOS 트랜지스터(MN33)는 양 글로벌 입출력 라인(GIO,GIOB)의 전압 레벨을 동일하게 유지시키는 역할(equalizer)을 하게 된다.
여기에서 상기 프리차지 신호(PIOPR)는 프리차지의 시작을 지시하는 신호로 읽기 동작의 경우와 쓰기 동작의 경우, 양 경우에 모두 발생되는 신호이다. 따라서, 제 1 프리차지부(301)는 반도체 메모리 장치가 읽기 동작을 할 경우와 쓰기 동 작을 할 경우에 모두 동작하게 된다.
또한, 제 1 프리차지부(301)를 구성하는 NMOS 트랜지스터들(MN31,MN32)의 사이즈는 상기 도2에서 예시한 바와 같은 글로벌 입출력 라인(GIO,GIOB)의 읽기 동작후의 레벨 변화를 보상하기에 적절한 전류를 흐르게 할 수 있도록 설계된다.
제 2 프리차지부(302)는 프리차지 타이밍을 지시하는 프리차지 신호(PIOPR)와 동일한 타이밍에서 발생하지만 반도체 메모리 장치가 쓰기 동작을 수행할 것임을 지시하는 쓰기동작프리차지 신호(PWIOPR)에 응답하여 소정의 구동 전압으로 글로벌 입출력 라인(GIO,GIOB)을 프리차지하는 역할을 수행한다.
제 2 프리차지부(302)의 구성은 제 1 프리차지부(301)의 경우와 동일하며, 인버터(INV32)를 거쳐서 입력된 쓰기동작프리차지 신호(PWIOPR)를 NMOS 트랜지스터(MN34)와 NMOS 트랜지스터(MN35)의 제어 전극에 입력받는다. 구동 전압(VCC)에 일단이 연결된 NMOS 트랜지스터(MN34)와 NMOS 트랜지스터(MN35)는 글로벌 입출력 라인(GIO,GIOB)을 구동 전압(VCC)으로 프리차지시키게 된다. 인버터(INV32)를 거쳐서 입력된 쓰기동작프리차지 신호(PWIOPR)는 NMOS 트랜지스터(MN36)의 제어 전극에도 입력되어 양 글로벌 입출력 라인의 전압 레벨을 동일하게 유지시키는 역할(equalizer)을 하게 됨도 동일하다.
다만, 상기 쓰기동작프리차지 신호(PWIOPR)는 반도체 메모리 장치가 쓰기 동작을 할 경우에만 발생됨이 프리차지 신호(PIOPR)와의 차이점이다.
따라서, 제 2 프리차지부(302)를 구성하는 NMOS 트랜지스터들(MN34,MN35)의 사이즈는 상기 도2에서 예시한 바와 같은 글로벌 입출력 라인의 쓰기 동작후의 레 벨 변화를 보상하기에 적절한 전류를 흐르게 할 수 있도록 설계된다. 즉, 반도체 메모리 장치가 쓰기 동작을 수행할 경우에는 상기 제 1 프리차지부(301)와 제 2 프리차지부(302)가 동시에 동작하게 되므로, 제 1 프리차지부(301)를 구성하는 NMOS 트랜지스터(MN31,MN32)들이 흐르게 하는 전류와 제 2 프리차지부(302)를 구성하는 NMOS 트랜지스터들(MN34,MN35)이 흐르게 하는 전류의 합이 글로벌 입출력 라인의 쓰기 동작후의 레벨 변화를 보상하기에 적절한 전류가 될 수 있도록 설계된다.
도4는 쓰기동작프리차지 신호를 발생시키는 쓰기동작프리차지 신호 발생부의 구성을 도시한 블록도이다.
쓰기동작프리차지 신호(PWIOPR)는 프리차지 신호(PIOPR)와 쓰기 인에이블 신호(WE; Write Enable)를 논리곱(AND) 게이트(401)를 통과시켜 얻어질 수 있다.
쓰기 인에이블(WE) 신호는 일반적으로 /WE 제어 핀(pin)을 통해서 입력되는 신호로 데이터를 써넣을 것인지 읽어낼 것인지를 결정하는 신호이다. 일반적으로 /WE가 로우(low) 상태이면 데이터를 쓰고, /WE가 하이(high) 상태이면 데이터를 읽어낸다.
따라서, 쓰기동작프리차지 신호(PWIOPR)는 반도체 메모리 장치가 쓰기 동작을 할 경우에만 발생하게 된다.
도5는 본 발명의 프리차지 회로부를 구비한 반도체 메모리 장치의 구성을 도시한 블록도이다.
반도체 메모리 장치(500)는 메모리 셀 어레이(510)와 메모리 셀 어레이(510)에서 특정 메모리 셀(511a,511b,512a,512b등)을 선택하기 위한 로우 디코더(row decoder; 520)와 컬럼 디코더(column decoder; 530)를 포함한다.
여기에서, 상기 메모리 셀 어레이(510)를 구성하는 메모리 셀의 구성은 상기 반도체 메모리 장치(500)의 종류에 따라서, 예를 들면, 다이나믹 램(DRAM; Dynamic Random Access Memory)인지, 스태틱 램(SRAM; Static Random Access Memory)인지에 따라서 달라질 수가 있다.
또한, 반도체 메모리 장치(500)는 외부로부터 데이터(D_IN)를 입력받기 위한 입력버퍼(input buffer; 541)와 글로벌 입출력 라인(G_IO)에 데이터를 인가시키기 위한 입력드라이버(input driver; 543)와 함께, 글로벌 입출력 라인의 신호를 증폭하는 입출력센스증폭기(I/O sense amplifier; 552)와 증폭된 데이터를 출력하는 출력버퍼(output buffer; 551)를 추가로 포함한다.
특히, 본 발명의 반도체 메모리 장치(500)는 메모리 셀 어레이(510)로부터 출력된 데이터를 인가받는 글로벌 입출력 라인(G_IO)을 프리차지하기 위한 프리차지 회로부(300)를 포함한다. 여기에서, 상기 프리차지 회로부(300)는 도3에서 이미 설명된 본 발명의 프리차지 회로부(300)가 된다.
본 발명의 반도체 메모리 장치(500)에서 데이터 쓰기 동작이 일어날 경우에는, 프리차지 신호(PIOPR)와 쓰기동작프리차지 신호(PWIOPR)에 의해서 프리차지 회로부(300)의 제 1 프리차지부(301)와 제 2 프리차지부(301)가 모두 동작하여 글로벌 입출력 라인을 많은 전류로 프리차지시킨다.
외부로부터 입력된 데이터(D_IN)는 입력버퍼(541)를 거친다. 입력버퍼(541)를 거친 데이터는 입력 래치(542)에 의해서 래치된다. 입력 드라이버(543)는 래치된 데이터를 프리차지된 글로벌 입출력 라인(G_IO)에 인가시킨다. 로우디코더(520)와 컬럼디코더(530)는 각각 워드 라인(word line)과 컬럼 선택 라인(CSL; Column Select Line)에 의해서 쓰기 동작의 대상이 되는 메모리 셀을 메모리 셀 어레이(510)에서 선택하게 되한다. 글로벌 입출력 라인에 인가된 데이터는 계층적인 입출력 라인 구조를 통해서 메모리 셀이 연결된 비트 라인을 통해서 메모리 셀에 입력된다. 예컨대 메모리 셀(511a)이 선택된다면, 워드 라인(WL1)과 컬럼 선택 라인(CSL1)이 활성화되어 메모리 셀(511a)에 연결된 비트 라인이 글로벌 입출력 라인(GIO)에 최종적으로 연결된다.
본 발명의 반도체 메모리 장치(500)에서 데이터 읽기 동작이 일어날 경우에는, 프리차지 신호(PIOPR)만 프리차지 회로부(300)에 인가되며, 제 1 프리차지부(301)만 동작하여 글로벌 입출력 라인을 쓰기 동작의 경우에 비해서 적은 전류로 프리차지시킨다.
로우 디코더(520)에 의해서 특정 워드라인이 선택되면 해당 워드라인에 연결된 메모리 셀들의 데이터가 각각의 비트 라인에 전달되고, 비트 라인의 비트라인 센스 증폭기에 의해서 증폭된다. 컬럼 디코더(530)에 의해서 읽기 동작의 대상이 되는 메모리셀을 선택하는 컬럼 선택 라인이 활성화되면 여러 비트 라인들 중에 대상이 되는 메모리셀의 비트 라인이 선택되어 계층적인 입출력 라인 구조를 통해서 글로벌 입출력 라인에 연결된다. 글로벌 입출력 라인에 실린 데이터는 글로벌 입출 력 센스 증폭기(552)에 의해서 증폭되어 출력버퍼(551)를 통해서 데이터 입출력 패드를 통해 외부로 출력된다.
한편, 본 실시예의 반도체 메모리 장치(500)는 비트 라인, 데이터 버스 라인, 글로벌 입출력 라인의 계층적 입출력 라인 구조를 가진 경우를 도시한 것으로, 반도체 메모리 장치의 용량과 구성에 따라서 다른 구조를 가질 수도 있음은 종래 기술에서 이미 언급한 바와 같다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기와 같은 본 발명에 따르면, 비효율적인 프리차지 회로부의 트랜지스터 구성을 개선하여 반도체 메모리 장치의 읽기 동작과 쓰기 동작시의 프리차지 전류를 차별적으로 흐르게 함으로써, 반도체 메모리 장치의 읽기 동작시에 프리차지 회로에서 필요 이상으로 소모되는 전류를 감소시키는 효과를 가져올 수 있다.

Claims (8)

  1. 글로벌 입출력 라인 쌍을 프리차지하기 위한 제 1 프리차지부; 및
    상기 글로벌 입출력 라인 쌍을 프리차지하기 위한 제 2 프리차지부를 구비하고,
    데이터 읽기 동작과 쓰기 동작시에 모두 발생되는제 1 프리차지 신호에 응답하여 상기 제 1 프리차지부가 동작하여 상기 글로벌 입출력 라인을 프라치지하고,
    데이터 쓰기 동작시에만 발생되는 제 2 프리차지 신호에 응답하여 상기 제 2 프리차지부를 추가로 동작하여 상기 글로벌 입출력 라인을 프리차지시키는 것을 특징으로 하는 프리차지 회로부.
  2. 제 1 항에 있어서,
    상기 제 2 프리차지부는 상기 제 1 프리차지부에 비해서 많은 량의 전류를 상기 글로벌 입출력 라인에 공급하여 프리차지시키는 것을 특징으로 하는 프리차지 회로부.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 프리차지 신호는 PIOPR 신호이며,
    상기 제 2 프리차지 신호는 상기 제 1 프리차지 신호와 쓰기 인에이블 신호의 논리곱에 의해서 발생되는 것을 특징으로 하는 프리차지 회로부.
  5. 메모리 셀 어레이;
    상기 메모리 셀 어레이에서 목적 메모리 셀을 선택하기 위한 워드라인 신호를 발생시키는 로우 디코더;
    상기 메모리 셀 어레이에서 목적 메모리 셀에 연결된 비트라인을 선택하기 위한 컬럼선택신호를 발생시키는 컬럼 디코더;
    상기 워드라인 신호와 상기 컬럼선택신호에 의해 선택된 목적 메모리 셀의 비트라인에 계층적인 입출력 라인을 통해서 연결되는 글로벌 입출력 라인; 및
    상기 글로벌 입출력 라인을 프리차지하기 위한 프라차지 회로부를 포함하고,
    상기 프리차지 회로부는
    상기 글로벌 입출력 라인을 프리차지하기 위한 제 1 프리차지부와 제 2 프리차지부를 구비하고, 데이터 읽기 동작과 쓰기 동작시에 모두 발생되는 제 1 프리차지 신호에 응답하여 상기 제 1 프리차지부가 동작하여 상기 글로벌 입출력 라인을 프리차지하고, 데이터 쓰기 동작시에만 발생되는 제 2 프리차지 신호에 응답하여 상기 제 2 프리차지부를 추가로 동작하여 상기 글로벌 입출력 라인을 프리차지시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 프리차지 회로부의 제 2 프리차지부는 상기 프리차지 회로부의 제 1 프리차지부에 비해서 많은 량의 전류를 상기 글로벌 입출력 라인에 공급하여 프리차지시키는 것을 특징으로 하는 반도체 메모리 장치.
  7. 삭제
  8. 제 5 항에 있어서,
    상기 제 1 프리차지 신호는 PIOPR 신호이며,
    상기 제 2 프리차지 신호는 상기 제 1 프리차지 신호와 쓰기 인에이블 신호의 논리곱에 의해서 발생되는 것을 특징으로 하는 프리차지 신호인 것을 특징으로 하는 반도체 메모리 장치.
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