JPH087574A - 低消費電力型スタティックｒａｍ - Google Patents

Abstract

(57)【要約】 【目的】 書き込み、または読み出しの必要のあるＲＡ
Ｍセルについてだけプリチャージ、ディスチャージが可
能な低消費電力型ＳＲＡＭを提供する。 【構成】 ＲＡＭセル１１のそれぞれが、２本で１組と
なるビット線３，４にトランジスタ９または同１０を介
して接続されており、同一のビット線３，４に接続され
ているトランジスタ９，１０は、同一のローカルなワー
ド線６によって制御される。したがって、ＲＡＭセル１
１が同一のワード線５に接続されていても、別のビット
線３に接続されている場合、個々にＲＡＭセル１１とビ
ット線３，４との接続を切ることができ、必要のあるＲ
ＡＭセルだけをビット線３，４に接続させることがで
き、無駄な電力消費を削減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は書き込み可能な半導体記
憶装置のうちスタティックＲＡＭ（以下、ＳＲＡＭとい
う）に関するものである。

【０００２】

【従来の技術】従来のＭＯＳ型トランジスタで構成され
たＳＲＡＭについて、図２を参照しながら説明する。

【０００３】図２に示すように、１，２はトランジスタ
で、ゲートがワード線５に、ソースがビット線３または
同４にそれぞれ接続している。なお、トランジスタ１，
２は、Ｎチャンネルトランジスタとする。７，８はイン
バータで、インバータ７の入力端子およびインバータ８
の出力端子がトランジスタ１のドレインに接続してい
る。インバータ７の出力端子およびインバータ８の入力
端子がトランジスタ２のドレインに接続している。ま
た、インバータ７，８、トランジスタ１，２を１組とし
て、ＲＡＭセル１１を構成している。

【０００４】以上のように構成された従来のＳＲＡＭの
動作について、ＲＡＭセル１１ａを例にとって以下、説
明する。

【０００５】一般に、ＳＲＡＭの動作は、プリチャージ
期間、ディスチャージ期間を繰り返すことによって、デ
ータの書き込みおよび読み出しを行っている。

【０００６】まずプリチャージ期間では、ビット線３
ａ，４ａがＨレベル（以下Ｈという）にプリチャージさ
れている。次に、ビット線３ａにＨ、ビット線４ａにＬ
レベル（以下Ｌという）の組合わせ、または、ビット線
３ａにＬ、ビット線４ａにＨの組合わせのうちどちらか
の組合わせを入力することで、ＲＡＭセルに「１」また
は、「０」のデータを記憶することができる。ここで
は、ビット線３ａにＨを、ビット線４ａにＬを入力し、
その組合わせで、「１」のデータを記憶できるとする。

【０００７】まず、データを書き込む際は、ビット線３
ａ，４ａをプリチャージしているトランジスタ（図示せ
ず）がオフし、ビット線３ａ，４ａは電圧Ｈを保持した
状態でハイ・インピーダンス状態となる。しかる後に、
ＲＡＭセル１１ａに接続されているビット線５ａだけを
Ｈにすると、トランジスタ１ａ，２ａはオンする。ま
た、ビット線３ａをＨ、ビット線４ａをＬにする。この
とき、ビット線４ａはディスチャージされる。インバー
タ７ａの入力端子およびインバータ８ａの出力端子はＨ
となり、インバータ７ａの出力端子およびインバータ８
ａの入力端子はＬとなる。このように、ＲＡＭセルへの
データの書き込みが完了する。

【０００８】次に、選択されていたワード線５ａがＬに
なり、トランジスタ１ａ，２ａがオフし、ＲＡＭセルが
「１」のデータを保持した状態に維持される。また、ビ
ット線３ａ，４ａはともにＨとなり、プリチャージ状態
に戻る。

【０００９】続いて、データの読み出しでは、書き込み
時と同様に、まずビット線３ａ，４ａがハイ・インピー
ダンス状態となる。その後、読み出したいＲＡＭセルが
接続されているワード線をＨにする。ここでは、ＲＡＭ
セル１１ａを読み出すとすると、ワード線５ａがＨにな
り、トランジスタ１ａ，２ａがオンする。このとき、ビ
ット線３ａ，４ａはともにＨとなっているが、一方、イ
ンバータ７ａの入力端子およびインバータ８ａの出力端
子はＨ、インバータ７ａの出力端子およびインバータ８
ａの入力端子はＬとなっているので、トランジスタ２ａ
のソースおよびドレインで電位差が生じている。したが
って、ワード線５ａがＨのとき、ビット線３ａとビット
線４ａの電位に差が生じ、このときもビット線４ａはデ
ィスチャージされる。その差をセンスアンプ等（図示せ
ず）で読み取ることで、記憶されているデータが「１」
であるのかあるいは「０」であるのかを読み出すことが
できる。その後、ワード線５ａはＬに戻り、ビット線３
ａ，４ａはＨとなって、プリチャージ状態に戻る。

【００１０】以上のように、プリチャージ期間と、ディ
スチャージ期間を繰り返すことによて、書き込みおよび
読み出しを行っていた。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
ＳＲＡＭでは一本のワード線によって複数のＲＡＭセル
が制御されるため、あるワード線が選択されたときに目
的のＲＡＭセル以外のＲＡＭセルも選択されてしまう。
このため、目的ではないにもかかわらず選択されたＲＡ
ＭセルがそのＲＡＭセルに接続されるビット線をディス
チャージしてしまい、毎回の書き込み・読み出し時に不
必要なプリチャージとディスチャージを繰り返すことに
なる。このことがＳＲＡＭの消費電力の増大をひき起こ
している。

【００１２】本発明は上記課題を解決するものであり、
消費電力の小さなＳＲＡＭを提供することを目的とす
る。

【００１３】

【課題を解決するための手段】本発明は上記目的を達成
するために、ＲＡＭセルのそれぞれが、２本で１組とな
るビット線にスイッチ手段を介して接続されており、ス
イッチ手段は、接続されているビット線の組合わせごと
に、異なった信号で制御されることを特徴とするもので
ある。

【００１４】

【作用】本発明は上記構成により、スイッチ手段が接続
されているビット線の組合わせごとに異なった信号で制
御されているので、同一のワード線に接続されているＲ
ＡＭセルについても、個々にＲＡＭセルとビット線との
接続を切ることができる。

【００１５】

【実施例】以下、本発明の一実施例について図１を参照
しながら説明する。

【００１６】図１は、本発明の一実施例の構成を示す図
である。図１に示すようにトランジスタ１，２、インバ
ータ７，８で構成されるＲＡＭセル１１の構成は、図２
を参照しながら説明した従来のＳＲＡＭの構成と同様で
あるので、同一の符号を付けて説明を省略する。また、
ＳＲＡＭを構成するトランジスタ１，２のゲートがワー
ド線５に接続されている点も従来のＳＲＡＭの構成と同
様である。

【００１７】一方、本実施例ではトランジスタ１のソー
スが、直接ビット線３に接続されるのではなく、スイッ
チ手段としてのトランジスタ９を介してビット線３に接
続されている。また、トランジスタ２のソースも、直接
ビット線４に接続されるのではなく、スイッチ手段とし
てのトランジスタ１０を介してビット線３に接続されて
いる。そして、トランジスタ９，１０のゲートは、ロー
カルなワード線６に接続されている。

【００１８】なお、同一のビット線３，４に接続されて
いるトランジスタ９，１０は、共通のローカルなワード
線６に接続されている。したがって、接続されているビ
ット線３，４が異なるトランジスタ９，１０について
は、接続されるローカルなワード線６が異なっている。

【００１９】次に、以上のように構成される本発明の第
一の実施例の動作について、以下説明する。

【００２０】なお、本実施例についても従来の技術と同
様に、ビット線３にＨを、ビット線４にＬを入力する組
合わせで、トランジスタ１，２、インバータ７，８で構
成されるＲＡＭセル１１には、「１」のデータを記憶で
きるとする。

【００２１】また、ＲＡＭセル１１へデータの書き込み
または読み出しを行わない時は、ワード線５およびロー
カルなワード線６はＬに保たれ、ビット線３，４はＨに
保たれている。

【００２２】以下、ＲＡＭセル１１ａを例にとって、Ｒ
ＡＭセル１１ａへ「１」のデータを書き込み、および、
ＲＡＭセル１１ａに記憶されているデータの読み出しを
行う時の動作について説明する。

【００２３】まず、ＲＡＭセル１１ａへのデータの書き
込み動作について説明する。データを書き込むＲＡＭセ
ル１１ａに接続されているワード線５ａをＨにし、その
他のワード線５ｂ等はＬのままにしておく。すると、ト
ランジスタ１ａ，１ｂ、トランジスタ２ａ，２ｂはオン
する。また、ローカルなワード線６ａもＨにし、その他
のローカルなワード線６ｂ等はＬのままにしておく。す
ると、トランジスタ９ａ，１０ａはオンし、トランジス
タ９ｂ，１０ｂはオフしたままになる。また、ビット線
３ａをＨ、ビット線４ａをＬにすると、インバータ７ａ
の入力端子およびインバータ８ａの出力端子はＨ、イン
バータ７ａの出力端子およびインバータ８ａの入力端子
はＬとなった状態、つまり、「１」のデータを保持して
いる状態となる。なお、その他のビット線３ｂ等はＨを
保持している。

【００２４】このように、ＲＡＭセル１１ａだけに
「１」のデータを書き込むことができる。そして、再び
ワード線５はすべてＬにもどり、ＲＡＭセル１１ａだけ
に「１」のデータが保持されることになる。

【００２５】また、ＲＡＭセル１１ｂについては、トラ
ンジスタ１ｂ，２ｂはオンしているが、トランジスタ９
ｂ，１０ｂはオフしているので、ＲＡＭセル１１ｂとビ
ット線３ｂ，４ｂとの接続は切れているので、書き込む
必要のないＲＡＭセル１１ｂにビット線３ｂ等から電流
が流れることはない。

【００２６】次に、ＲＡＭセル１１へ書き込まれている
データを読み出す動作について説明する。

【００２７】いま、図１に示した本実施例において、Ｒ
ＡＭセル１１ａ，１１ｂともに、「１」のデータが書き
込まれており、ＲＡＭセル１１ａに書き込まれているデ
ータだけを読み出したいと仮定する。

【００２８】まず、読み出したいＲＡＭセル１１ａに接
続されているワード線５ａだけをＨにする。その他のワ
ード線５ｂ等はＬのままである。また、同時にローカル
なワード線６ａもＨにし、その他のローカルなワード線
６ｂはＬのままにしておく。したがって、読み出したい
ＲＡＭセル１１ａだけが、ビット線３ａ，４ａと接続さ
れ、データを読み出すことができる。なお、ＲＡＭセル
１１ｂについては、トランジスタ９ｂ，１０ｂがオフし
ているので、書き込まれているデータを読み出すことは
なく、ビット線３ｂまたは同４ｂがディスチャージされ
ることはない。

【００２９】このように、ワード線５およびローカルな
ワード線６によって、ＲＡＭセルとビット線３，４との
接続を制御することができ、必要なＲＡＭセルのデータ
についてのみ読み出すことができる。

【００３０】つまり、本発明の実施例の低消費型ＳＲＡ
Ｍによれば、各ＲＡＭセル１１全てについて、必ず、ト
ランジスタ９およびトランジスタ１のどちらか一方と、
トランジスタ１０または同２のどちらか一方とをオフす
ることができるので、必要なＲＡＭセル１１に接続され
るビット線のみがプリチャージ／ディスチャージの動作
を行うこととなり、データの書き込みまたは読み出しを
行うことができ、無駄な電力消費を削減することができ
る。

【００３１】なお、本実施例では、一つのＲＡＭセル１
１にトランジスタ９，１０の２つのトランジスタを接続
して、ビット線３，４との接続を切り換えていたが、１
つのトランジスタでＲＡＭセル１１とビット線３，４と
の接続を切り換える構成にしても、同様の効果が得られ
るのは明らかである。

【００３２】

【発明の効果】本発明によれば、個々にＲＡＭセルとビ
ット線の接続を切ることができるので、不要なＲＡＭセ
ルへのデータの書き込みおよび読み出しによる無駄な電
力消費を削減することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の低消費型ＳＲＡＭの構成を
示す図

【図２】従来のＳＲＡＭの構成を示す図

【符号の説明】

１，２ トランジスタ ３，４ ビット線 ５ ワード線 ６ ローカルなワード線 ７，８ インバータ ９，１０ トランジスタ １１ ＲＡＭセル

Claims (2)

【特許請求の範囲】
1. 【請求項１】 １ビットのデータを保持することができ
   るＲＡＭセルを複数有し、前記複数のＲＡＭセルのそれ
   ぞれが、１本のワード線に接続されており、前記複数の
   ＲＡＭセルのそれぞれが２本で１組となるビット線にス
   イッチ手段を介して接続されているスタティックＲＡＭ
   において、前記スイッチ手段は、接続されているビット
   線の組合わせごとに、異なった信号で制御されることを
   特徴とする低消費電力型スタティックＲＡＭ。
2. 【請求項２】 第１のインバータと、第２のインバータ
   と、ドレインが前記第１のインバータの入力端子および
   前記第２のインバータの出力端子に接続されている第１
   のトランジスタと、ドレインが前記第１のインバータの
   出力端子および前記第２のインバータの入力端子に接続
   されている第２のトランジスタとで構成されるＲＡＭセ
   ルを複数有し、前記複数のＲＡＭセルのそれぞれを構成
   する前記第１および第２のトランジスタのゲートがワー
   ド線に接続され、前記第１のトランジスタのソースが第
   １のビット線にスイッチ手段を介して接続され、前記第
   ２のトランジスタのソースが第２のビット線にスイッチ
   手段を介して接続されているスタティックＲＡＭにおい
   て、前記スイッチ手段は、接続されているビット線の組
   合わせごとに、異なった信号で制御されることを特徴と
   する低消費電力型スタティックＲＡＭ。