JPH0684366A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0684366A JPH0684366A JP4237081A JP23708192A JPH0684366A JP H0684366 A JPH0684366 A JP H0684366A JP 4237081 A JP4237081 A JP 4237081A JP 23708192 A JP23708192 A JP 23708192A JP H0684366 A JPH0684366 A JP H0684366A
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- reset
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Abstract
(57)【要約】
【目的】 電源投入直後のソフトウェアによるデータの
書き込みが不要な半導体記憶装置を提供する。 【構成】 リセット信号を入力してリセット端子４を高
電位とすることにより、ＮＡＮＤ回路２０，２１により
全てのワード線８，１１を高電位、すなわち活性状態と
し、かつリセット用トランジスタ５により第１のビット
線１３を低電位とし、かつリセット用トランジスタ６に
より第２のビット線１４を高電位とする。これにより、
電源投入直後に全てのメモリセル９，１２にデータを書
き込む。
書き込みが不要な半導体記憶装置を提供する。 【構成】 リセット信号を入力してリセット端子４を高
電位とすることにより、ＮＡＮＤ回路２０，２１により
全てのワード線８，１１を高電位、すなわち活性状態と
し、かつリセット用トランジスタ５により第１のビット
線１３を低電位とし、かつリセット用トランジスタ６に
より第２のビット線１４を高電位とする。これにより、
電源投入直後に全てのメモリセル９，１２にデータを書
き込む。
Description
【０００１】
【産業上の利用分野】この発明は、スタティックＲＡＭ
に代表される読み出しおよび書き込み専用の半導体記憶
装置に関するものである。
に代表される読み出しおよび書き込み専用の半導体記憶
装置に関するものである。
【０００２】
【従来の技術】図３は従来の半導体記憶装置の構成を示
す回路図である。図３において、１０はプリチャージ端
子、２０，３０はｐチャンネルＭＯＳトランジスタから
なるプリチャージ用トランジスタ、４０はロウデコー
ダ、５０はワード線、６０はメモリセル、７０，８０は
ｎチャンネルＭＯＳトランジスタからなるスイッチング
トランジスタ、９０はフリップフロップ回路、１００，
１１０はビット線である。
す回路図である。図３において、１０はプリチャージ端
子、２０，３０はｐチャンネルＭＯＳトランジスタから
なるプリチャージ用トランジスタ、４０はロウデコー
ダ、５０はワード線、６０はメモリセル、７０，８０は
ｎチャンネルＭＯＳトランジスタからなるスイッチング
トランジスタ、９０はフリップフロップ回路、１００，
１１０はビット線である。
【０００３】このように構成された従来の半導体記憶装
置の動作を説明する。先ず、メモリセル６０のデータを
読み出す前に、プリチャージ端子１０に低電圧を印加
し、プリチャージ用トランジスタ２０，３０をオン状態
とすることで、２本のビット線１００，１１０が高電位
に設定される。次に、ロウデコーダ４０により、データ
を読み出すメモリセル６０のワード線５０を高電位、す
なわち活性状態にし、メモリセル６０内のスイッチング
トランジスタ７０，８０をオン状態とすることにより、
フリップフロップ回路９０とビット線１００，１１０と
を接続し、フリップフロップ回路９０に記憶したデータ
がビット線１００，１１０に読み出される。
置の動作を説明する。先ず、メモリセル６０のデータを
読み出す前に、プリチャージ端子１０に低電圧を印加
し、プリチャージ用トランジスタ２０，３０をオン状態
とすることで、２本のビット線１００，１１０が高電位
に設定される。次に、ロウデコーダ４０により、データ
を読み出すメモリセル６０のワード線５０を高電位、す
なわち活性状態にし、メモリセル６０内のスイッチング
トランジスタ７０，８０をオン状態とすることにより、
フリップフロップ回路９０とビット線１００，１１０と
を接続し、フリップフロップ回路９０に記憶したデータ
がビット線１００，１１０に読み出される。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来の半導体記憶装置では、電源投入直
後は、全てのメモリセル６０のデータが不定であるた
め、使用前に１度、ソフトウェアにより、全てのメモリ
セル６０内にデータを書き込むことが必要となるという
問題があった。
うに構成された従来の半導体記憶装置では、電源投入直
後は、全てのメモリセル６０のデータが不定であるた
め、使用前に１度、ソフトウェアにより、全てのメモリ
セル６０内にデータを書き込むことが必要となるという
問題があった。
【０００５】この発明の目的は、上記問題点に鑑み、電
源投入直後のソフトウェアによるデータの書き込みが不
要な半導体記憶装置を提供することである。
源投入直後のソフトウェアによるデータの書き込みが不
要な半導体記憶装置を提供することである。
【０００６】
【課題を解決するための手段】この発明の半導体記憶装
置は、リセット信号に基づいて第１のビット線を低電位
とする第１のトランジスタと、リセット信号に基づいて
第２のビット線を高電位とする第２のトランジスタと、
リセット信号に基づいて全てのワード線を高電位とする
選択回路とを備えたものである。
置は、リセット信号に基づいて第１のビット線を低電位
とする第１のトランジスタと、リセット信号に基づいて
第２のビット線を高電位とする第２のトランジスタと、
リセット信号に基づいて全てのワード線を高電位とする
選択回路とを備えたものである。
【０００７】
【作用】この発明の構成によれば、リセット信号に基づ
いて、選択回路により全てのワード線を活性状態とし、
かつ第１のトランジスタにより第１のビット線を低電位
とし、かつ第２のトランジスタにより第２のビット線を
高電位とすることにより、全てのメモリセルにデータを
書き込むことができる。
いて、選択回路により全てのワード線を活性状態とし、
かつ第１のトランジスタにより第１のビット線を低電位
とし、かつ第２のトランジスタにより第２のビット線を
高電位とすることにより、全てのメモリセルにデータを
書き込むことができる。
【０００８】
【実施例】図１は、この発明の第１の実施例の半導体記
憶装置の構成を示す回路図である。図１において、１は
プリチャージ端子、２，３はｐチャンネルＭＯＳトラン
ジスタからなるプリチャージ用トランジスタ、４はリセ
ット端子、５は第１のトランジスタとなるｐチャンネル
ＭＯＳトランジスタからなるリセット用トランジスタ、
６は第２のトランジスタとなるｎチャンネルＭＯＳトラ
ンジスタからなるリセット用トランジスタ、７，１０は
アドレス選択を行うロウデコーダ、８，１１はワード
線、９，１２はメモリセル、１３は第１のビット線、１
４は第２のビット線、２０，２１は選択回路となるＮＡ
ＮＤ回路、３０，３１はインバータである。
憶装置の構成を示す回路図である。図１において、１は
プリチャージ端子、２，３はｐチャンネルＭＯＳトラン
ジスタからなるプリチャージ用トランジスタ、４はリセ
ット端子、５は第１のトランジスタとなるｐチャンネル
ＭＯＳトランジスタからなるリセット用トランジスタ、
６は第２のトランジスタとなるｎチャンネルＭＯＳトラ
ンジスタからなるリセット用トランジスタ、７，１０は
アドレス選択を行うロウデコーダ、８，１１はワード
線、９，１２はメモリセル、１３は第１のビット線、１
４は第２のビット線、２０，２１は選択回路となるＮＡ
ＮＤ回路、３０，３１はインバータである。
【０００９】図１に示すように、第１および第２のビッ
ト線１３，１４間に複数のメモリセル９，１２を接続
し、各メモリセル９，１２に対してワード線８，１１を
接続してある。電源および第１および第２ビット線１
３，１４間にはプリチャージ用トランジスタ２，３を介
挿させてある。
ト線１３，１４間に複数のメモリセル９，１２を接続
し、各メモリセル９，１２に対してワード線８，１１を
接続してある。電源および第１および第２ビット線１
３，１４間にはプリチャージ用トランジスタ２，３を介
挿させてある。
【００１０】プリチャージ端子１は、インバータ３０を
介してプリチャージ用トランジスタ２，３のゲートに接
続してある。リセット端子４は、リセット用トランジス
タ５のゲートに接続し、インバータ３１を介してリセッ
ト用トランジスタ６のゲートおよびＮＡＮＤ回路２０，
２１の入力端に接続してある。
介してプリチャージ用トランジスタ２，３のゲートに接
続してある。リセット端子４は、リセット用トランジス
タ５のゲートに接続し、インバータ３１を介してリセッ
ト用トランジスタ６のゲートおよびＮＡＮＤ回路２０，
２１の入力端に接続してある。
【００１１】リセット用トランジスタ５は、ドレインを
第１のビット線１３に接続し、ソースを接地したもので
ある。リセット用トランジスタ６は、ドレインを第２の
ビット線１４に接続し、ソースを電源に接続したもので
ある。ＮＡＮＤ回路２０，２１は、入力端にロウデコー
ダ７，１０の出力端を接続し、出力端にワード線８，１
１を接続したものである。
第１のビット線１３に接続し、ソースを接地したもので
ある。リセット用トランジスタ６は、ドレインを第２の
ビット線１４に接続し、ソースを電源に接続したもので
ある。ＮＡＮＤ回路２０，２１は、入力端にロウデコー
ダ７，１０の出力端を接続し、出力端にワード線８，１
１を接続したものである。
【００１２】このように構成した半導体記憶装置の動作
を説明する。電源を投入した後、リセット端子４にリセ
ット信号を入力することでリセット端子４を高電位と
し、また、プリチャージ端子１を低電位とする。リセッ
ト端子４を高電位とすることで、ロウデコーダ７，１０
の出力に関係なく、ＮＡＮＤ回路２０，２１の出力は高
電位となり、全てのワード線８，１１が選択される。さ
らにリセット端子４を高電位とすることで、リセット用
トランジスタ５，６はオン状態となり、これにより、第
１のビット線１３は低電位となり、第２のビット線１４
は高電位となる。
を説明する。電源を投入した後、リセット端子４にリセ
ット信号を入力することでリセット端子４を高電位と
し、また、プリチャージ端子１を低電位とする。リセッ
ト端子４を高電位とすることで、ロウデコーダ７，１０
の出力に関係なく、ＮＡＮＤ回路２０，２１の出力は高
電位となり、全てのワード線８，１１が選択される。さ
らにリセット端子４を高電位とすることで、リセット用
トランジスタ５，６はオン状態となり、これにより、第
１のビット線１３は低電位となり、第２のビット線１４
は高電位となる。
【００１３】プリチャージ端子１を低電位とすること
で、プリチャージ用トランジスタ２，３はオフ状態とな
る。このようにリセット信号をリセット端子４に入力す
ることにより、全てのワード線８，１１を高電位、すな
わち活性状態とし、かつ第１のビット線１３を低電位と
し、かつ第２のビット線１４を高電位とすることで、全
てのメモリセル９，１２にデータを書き込むことができ
る。
で、プリチャージ用トランジスタ２，３はオフ状態とな
る。このようにリセット信号をリセット端子４に入力す
ることにより、全てのワード線８，１１を高電位、すな
わち活性状態とし、かつ第１のビット線１３を低電位と
し、かつ第２のビット線１４を高電位とすることで、全
てのメモリセル９，１２にデータを書き込むことができ
る。
【００１４】その結果、電源投入直後にハードウェアで
全てのメモリセル９，１２のデータを確定することがで
き、従来のように、全てのメモリセル９，１２にソフト
ウェアでデータを書き込むことが不要となる。なお、リ
セット端子４を低電位とすることで、ロウデコーダ７，
１０により所望のワード線を選択することができる。
全てのメモリセル９，１２のデータを確定することがで
き、従来のように、全てのメモリセル９，１２にソフト
ウェアでデータを書き込むことが不要となる。なお、リ
セット端子４を低電位とすることで、ロウデコーダ７，
１０により所望のワード線を選択することができる。
【００１５】次に、図２は、この発明の第２の実施例の
半導体記憶装置の構成を示す回路図である。図２におい
て、２２はＮＯＲ回路、３ａは第２のトランジスタとな
るプリチャージ・リセット兼用トランジスタであり、図
１と同符号の部分は同様の部分を示す。なお、図示して
いないが第１および第２のビット線１３，１４間には複
数のメモリセルが接続されている。
半導体記憶装置の構成を示す回路図である。図２におい
て、２２はＮＯＲ回路、３ａは第２のトランジスタとな
るプリチャージ・リセット兼用トランジスタであり、図
１と同符号の部分は同様の部分を示す。なお、図示して
いないが第１および第２のビット線１３，１４間には複
数のメモリセルが接続されている。
【００１６】この第２の実施例と第１の実施例との相違
点は、図１において、リセット用トランジスタ６を削除
し、プリチャージ端子１およびリセット端子４に入力端
を接続したＮＯＲ回路２２の出力端をプリチャージ・リ
セット兼用トランジスタ３ａのゲートに接続した点であ
る。このように構成した第２の実施例の半導体記憶装置
の動作を説明する。
点は、図１において、リセット用トランジスタ６を削除
し、プリチャージ端子１およびリセット端子４に入力端
を接続したＮＯＲ回路２２の出力端をプリチャージ・リ
セット兼用トランジスタ３ａのゲートに接続した点であ
る。このように構成した第２の実施例の半導体記憶装置
の動作を説明する。
【００１７】電源を投入した後、リセット端子４にリセ
ット信号を入力することでリセット端子４を高電位と
し、また、プリチャージ端子１を低電位とする。プリチ
ャージ端子１を低電位とすることで、プリチャージ用ト
ランジスタ２はオフ状態となる。また、リセット端子４
を高電位とすることで、ロウデコーダ７の出力に関係な
く、ＮＡＮＤ回路２０の出力は高電位となり、全てのワ
ード線８が選択される。さらにリセット端子４を高電位
とすることで、リセット用トランジスタ５はオン状態と
なり、プリチャージ・リセット兼用トランジスタ３ａは
オン状態となる。これにより、第１のビット線１３は低
電位となり、第２のビット線１４は高電位となる。
ット信号を入力することでリセット端子４を高電位と
し、また、プリチャージ端子１を低電位とする。プリチ
ャージ端子１を低電位とすることで、プリチャージ用ト
ランジスタ２はオフ状態となる。また、リセット端子４
を高電位とすることで、ロウデコーダ７の出力に関係な
く、ＮＡＮＤ回路２０の出力は高電位となり、全てのワ
ード線８が選択される。さらにリセット端子４を高電位
とすることで、リセット用トランジスタ５はオン状態と
なり、プリチャージ・リセット兼用トランジスタ３ａは
オン状態となる。これにより、第１のビット線１３は低
電位となり、第２のビット線１４は高電位となる。
【００１８】このようにリセット信号をリセット端子４
に入力することにより、全てのワード線８を高電位、す
なわち活性状態とし、かつ第１のビット線１３を低電位
とし、かつ第２のビット線１４を高電位とすることで、
全てのメモリセル９にデータを書き込むことができる。
その結果、電源投入直後にハードウェアで全てのメモリ
セル９のデータを確定することができ、従来のように、
全てのメモリセル９にソフトウェアでデータを書き込む
ことが不要となる。
に入力することにより、全てのワード線８を高電位、す
なわち活性状態とし、かつ第１のビット線１３を低電位
とし、かつ第２のビット線１４を高電位とすることで、
全てのメモリセル９にデータを書き込むことができる。
その結果、電源投入直後にハードウェアで全てのメモリ
セル９のデータを確定することができ、従来のように、
全てのメモリセル９にソフトウェアでデータを書き込む
ことが不要となる。
【００１９】なお、リセット端子を低電位とすること
で、ロウデコーダ７により所望のワード線を選択するこ
とができ、また、プリチャージ端子１の電位によりプリ
チャージ用トランジスタ２およびプリチャージ・リセッ
ト兼用トランジスタ３ａを共にオン・オフ状態とするこ
とができる。このように第１および第２の実施例によれ
ば、電源投入直後に、リセット信号をリセット端子４に
入力することで、ＮＡＮＤ回路２０，２１により全ての
ワード線８，９を活性状態とし、かつリセット用トラン
ジスタ５によりビット線１３を低電位とし、かつリセッ
ト用トランジスタ６またはプリチャージ・リセット兼用
トランジスタ３ａによりビット線１４を高電位とするこ
とにより、全てのメモリセル９，１２にデータを書き込
むことができる。
で、ロウデコーダ７により所望のワード線を選択するこ
とができ、また、プリチャージ端子１の電位によりプリ
チャージ用トランジスタ２およびプリチャージ・リセッ
ト兼用トランジスタ３ａを共にオン・オフ状態とするこ
とができる。このように第１および第２の実施例によれ
ば、電源投入直後に、リセット信号をリセット端子４に
入力することで、ＮＡＮＤ回路２０，２１により全ての
ワード線８，９を活性状態とし、かつリセット用トラン
ジスタ５によりビット線１３を低電位とし、かつリセッ
ト用トランジスタ６またはプリチャージ・リセット兼用
トランジスタ３ａによりビット線１４を高電位とするこ
とにより、全てのメモリセル９，１２にデータを書き込
むことができる。
【００２０】その結果、電源投入直後にハードウェアで
全てのメモリセル９，１２のデータを確定することがで
き、従来のように、全てのメモリセル９，１２にソフト
ウェアでデータを書き込むことが不要となる。また、第
２の実施例によれば、プリチャージ・リセット兼用トラ
ンジスタ３ａにより、第１の実施例と比較してビット線
１３，１４に接続するトランジスタ数を削減することが
できる。
全てのメモリセル９，１２のデータを確定することがで
き、従来のように、全てのメモリセル９，１２にソフト
ウェアでデータを書き込むことが不要となる。また、第
２の実施例によれば、プリチャージ・リセット兼用トラ
ンジスタ３ａにより、第１の実施例と比較してビット線
１３，１４に接続するトランジスタ数を削減することが
できる。
【００２１】
【発明の効果】この発明の半導体記憶装置によれば、リ
セット信号に基づいて、選択回路により全てのワード線
を活性状態とし、かつ第１のトランジスタにより第１の
ビット線を低電位とし、かつ第２のトランジスタにより
第２のビット線を高電位とすることにより、全てのメモ
リセルにデータを書き込むことができる。
セット信号に基づいて、選択回路により全てのワード線
を活性状態とし、かつ第１のトランジスタにより第１の
ビット線を低電位とし、かつ第２のトランジスタにより
第２のビット線を高電位とすることにより、全てのメモ
リセルにデータを書き込むことができる。
【００２２】その結果、電源投入直後にハードウェアで
全てのメモリセルのデータを確定することができ、従来
のように、電源投入直後に全てのメモリセルにソフトウ
ェアでデータを書き込むことが不要となる。
全てのメモリセルのデータを確定することができ、従来
のように、電源投入直後に全てのメモリセルにソフトウ
ェアでデータを書き込むことが不要となる。
【図１】この発明の第１の実施例の半導体記憶装置の構
成を示す回路図である。
成を示す回路図である。
【図２】この発明の第２の実施例の半導体記憶装置の構
成を示す回路図である。
成を示す回路図である。
【図３】従来の半導体記憶装置の構成を示す回路図であ
る。
る。
４ リセット端子 ５ リセット用トランジスタ（第１のトランジスタ） ６ リセット用トランジスタ（第２のトランジスタ） ８ ワード線 ９ メモリセル 11 ワード線 12 メモリセル 13 第１のビット線 14 第２のビット線 3a プリチャージ・リセット兼用トランジスタ（第２
のトランジスタ） 20 選択回路 21 選択回路
のトランジスタ） 20 選択回路 21 選択回路
Claims (1)
- 【請求項１】 第１および第２のビット線に複数のメモ
リセルを接続し、各メモリセルに対してワード線を接続
した半導体記憶装置であって、 リセット信号に基づいて前記第１のビット線を低電位と
する第１のトランジスタと、前記リセット信号に基づい
て前記第２のビット線を高電位とする第２のトランジス
タと、前記リセット信号に基づいて全ての前記ワード線
を高電位とする選択回路とを備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237081A JP2738793B2 (ja) | 1992-09-04 | 1992-09-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237081A JP2738793B2 (ja) | 1992-09-04 | 1992-09-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684366A true JPH0684366A (ja) | 1994-03-25 |
| JP2738793B2 JP2738793B2 (ja) | 1998-04-08 |
Family
ID=17010137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4237081A Expired - Lifetime JP2738793B2 (ja) | 1992-09-04 | 1992-09-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2738793B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248519B2 (en) | 2004-07-22 | 2007-07-24 | Samsung Electronics Co., Ltd. | Semiconductor device that initializes memory cells of an activated wordline group |
| US8962748B2 (en) | 2010-04-23 | 2015-02-24 | Henkel US IP LLC | Silicone-acrylic copolymer |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258292A (ja) * | 1988-04-08 | 1989-10-16 | Oki Electric Ind Co Ltd | ランダム・アクセス・メモリ |
| JPH0289290A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | スタティック型集積回路メモリ |
-
1992
- 1992-09-04 JP JP4237081A patent/JP2738793B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258292A (ja) * | 1988-04-08 | 1989-10-16 | Oki Electric Ind Co Ltd | ランダム・アクセス・メモリ |
| JPH0289290A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | スタティック型集積回路メモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248519B2 (en) | 2004-07-22 | 2007-07-24 | Samsung Electronics Co., Ltd. | Semiconductor device that initializes memory cells of an activated wordline group |
| US8962748B2 (en) | 2010-04-23 | 2015-02-24 | Henkel US IP LLC | Silicone-acrylic copolymer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2738793B2 (ja) | 1998-04-08 |
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