JPH01169798A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01169798A JPH01169798A JP62327940A JP32794087A JPH01169798A JP H01169798 A JPH01169798 A JP H01169798A JP 62327940 A JP62327940 A JP 62327940A JP 32794087 A JP32794087 A JP 32794087A JP H01169798 A JPH01169798 A JP H01169798A
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- 230000000694 effects Effects 0.000 abstract description 6
- 230000004913 activation Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- 230000007257 malfunction Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特にアクセス時間
の高速な半導体記憶装置に関するものである。
の高速な半導体記憶装置に関するものである。
近年、例えばダイナミック型ＭＯＳ ＲＡＭ等の高集積
メモリ装置では、その高集積化とともに、より高速なア
クセス時間（続出しに要する時間）が望まれている。
メモリ装置では、その高集積化とともに、より高速なア
クセス時間（続出しに要する時間）が望まれている。
第２図は従来の半導体記憶装置のメモリセル及びセンス
アンプ回路の概念の一例を簡単化して示した図であり、
図において、１はｎチャネルＭＩＳトランジスタＱ０及
びコンデンサＣ０からなるメモリセル、２はｎチャネル
ＭＩＳトランジスタＱ、、ＱＺからなる第１のフリップ
フロップ型センスアンプ、３はｐチャネルＭＩＳトラン
ジスタＱ３ 、Ｑ４からなる第２のフリップフロップ型
センスアンプ、４はｎチャネルＭＩＳトランジスタＱ、
からなる第１のフリップフロップ活性化手段、５はｐチ
ャネルＭＩＳトランジスタＱ６からなる第２のフリップ
フロップ活性化手段である。またｎチャネルＭＩＳトラ
ンジスタＱ７はビット線ＢＬと「ｌの電位をイコライズ
するためのトランジスタ、ｎチャネルＭＩＳトランジス
タＱ＊ 、Ｑｑはそれぞれビット線ＢＬ、ＢＬを所定の
電位（例えばＶｃｃ／２ ； Ｖｃｃは電源電圧）にプ
リチャージするためのトランジスタ、ｎチャネルＭＩＳ
トランジスタＱ１゜、Ｑ、１はそれぞれビット線ＢＬ、
Ｕ工をｌ１０Ｌ’ｌｉｌ、 Ｉ１０線（読出し書込み
線）に接続するためのトランジスタである。
アンプ回路の概念の一例を簡単化して示した図であり、
図において、１はｎチャネルＭＩＳトランジスタＱ０及
びコンデンサＣ０からなるメモリセル、２はｎチャネル
ＭＩＳトランジスタＱ、、ＱＺからなる第１のフリップ
フロップ型センスアンプ、３はｐチャネルＭＩＳトラン
ジスタＱ３ 、Ｑ４からなる第２のフリップフロップ型
センスアンプ、４はｎチャネルＭＩＳトランジスタＱ、
からなる第１のフリップフロップ活性化手段、５はｐチ
ャネルＭＩＳトランジスタＱ６からなる第２のフリップ
フロップ活性化手段である。またｎチャネルＭＩＳトラ
ンジスタＱ７はビット線ＢＬと「ｌの電位をイコライズ
するためのトランジスタ、ｎチャネルＭＩＳトランジス
タＱ＊ 、Ｑｑはそれぞれビット線ＢＬ、ＢＬを所定の
電位（例えばＶｃｃ／２ ； Ｖｃｃは電源電圧）にプ
リチャージするためのトランジスタ、ｎチャネルＭＩＳ
トランジスタＱ１゜、Ｑ、１はそれぞれビット線ＢＬ、
Ｕ工をｌ１０Ｌ’ｌｉｌ、 Ｉ１０線（読出し書込み
線）に接続するためのトランジスタである。
次に本従来例の動作を第３図のタイミングチャート図を
用いて説明する。
用いて説明する。
時刻Ｔ１に信号ＥＱがハイレベルからロウレベルに下が
ると、イコライズトランジスタＱ７．プリチャージトラ
ンジスタＱ１．ｌ、 Ｃ；Ｌｑがオフするのでビット線
ＢＬおよびＴ１はフローティング状態となる。時刻Ｔ２
にワードラインＷＬがロウレベルからハイレベルになる
と、トランジスタＱ０がオンする。例えばメモリセルに
ハイレベルが記憶されている場合、実線のようにビット
線ＢＬのレベルがわずかに上昇する。そこで時刻Ｔ、に
Ｓｏがロウレベルからハイレベル、Ｓ６がハイレベルか
らロウレベルになるとトランジスタＱＳ、Ｑ４がオンし
てノードＮ、はＯｖ、ノードＮｔはＶＣＣになる。それ
でフリップフロップ２および３が活性化され、ピッ）！
ＩＭＢ Ｌ及びＢＬ間に生じた前述のわずかな電位差を
増幅して、ＢＬをＶＣｅレベルに、Ｗ工をＯｖに変化さ
せる。時刻Ｔ４にコラムデコーダ信号Ｙがロウレベルか
らハイレベルになりビット線に生じた電位差がＩ１０線
（これはあらかじめ例えば中間電位にプリチャージして
おく）に伝達され、その後増幅されて外部出力端子（図
示せず）にハイレベル出力があられれる。メモリセルに
ロウレベルが記憶されている場合は、点線のように凡の
レベルがＶ（（となりＢＬのレベルが０■となる。時刻
Ｔ、にワード線がハイレベルからロウレベルに下がり、
時刻Ｔ、に信号ＥＱが再びハイレベルになるとイコライ
ズトランジスタＱ、及びプリチャージトランジスタＱ、
、Ｑ、がオンしてビット％ｉＢＬと■工を等しくＶｃｃ
／２レベルの内部電源■１に接続させる。
ると、イコライズトランジスタＱ７．プリチャージトラ
ンジスタＱ１．ｌ、 Ｃ；Ｌｑがオフするのでビット線
ＢＬおよびＴ１はフローティング状態となる。時刻Ｔ２
にワードラインＷＬがロウレベルからハイレベルになる
と、トランジスタＱ０がオンする。例えばメモリセルに
ハイレベルが記憶されている場合、実線のようにビット
線ＢＬのレベルがわずかに上昇する。そこで時刻Ｔ、に
Ｓｏがロウレベルからハイレベル、Ｓ６がハイレベルか
らロウレベルになるとトランジスタＱＳ、Ｑ４がオンし
てノードＮ、はＯｖ、ノードＮｔはＶＣＣになる。それ
でフリップフロップ２および３が活性化され、ピッ）！
ＩＭＢ Ｌ及びＢＬ間に生じた前述のわずかな電位差を
増幅して、ＢＬをＶＣｅレベルに、Ｗ工をＯｖに変化さ
せる。時刻Ｔ４にコラムデコーダ信号Ｙがロウレベルか
らハイレベルになりビット線に生じた電位差がＩ１０線
（これはあらかじめ例えば中間電位にプリチャージして
おく）に伝達され、その後増幅されて外部出力端子（図
示せず）にハイレベル出力があられれる。メモリセルに
ロウレベルが記憶されている場合は、点線のように凡の
レベルがＶ（（となりＢＬのレベルが０■となる。時刻
Ｔ、にワード線がハイレベルからロウレベルに下がり、
時刻Ｔ、に信号ＥＱが再びハイレベルになるとイコライ
ズトランジスタＱ、及びプリチャージトランジスタＱ、
、Ｑ、がオンしてビット％ｉＢＬと■工を等しくＶｃｃ
／２レベルの内部電源■１に接続させる。
以上が読出し動作の概略であるが、書込み動作について
は、書込みバッファ（図示せず）により外部書込みデー
タを相補の形（例えばＤ＋、、、Ｄ＋−）でＩ１０線に
印加する。すると時刻Ｔ４にコラムデコーダ信号Ｙがロ
ウレベルからハイレベルになると読出し時とは逆にＩ１
０線及びＩ１０線のレベルがビット線ＢＩ、及び直に伝
達されることになる。この時ワード線ＷＬはハイレベル
なのでビット線のレベルがメモリセルに伝えられ、書込
みが行なわれる。
は、書込みバッファ（図示せず）により外部書込みデー
タを相補の形（例えばＤ＋、、、Ｄ＋−）でＩ１０線に
印加する。すると時刻Ｔ４にコラムデコーダ信号Ｙがロ
ウレベルからハイレベルになると読出し時とは逆にＩ１
０線及びＩ１０線のレベルがビット線ＢＩ、及び直に伝
達されることになる。この時ワード線ＷＬはハイレベル
なのでビット線のレベルがメモリセルに伝えられ、書込
みが行なわれる。
従来の半導体記憶装置は以上のように読出しと書込みを
同一のＩ１０バス対を用いて行なうように構成されてい
るので、読出しの際にもビット線対とＩ１０線対がトラ
ンジスタＱ、。、Ｑｌ、を介して接続される。高速化の
ためにはこのビット線対とＩ１０線対の接続を時間的に
早くする必要がある。しかし、例えばワード線ＷＬの立
ち上がり時間Ｔｔからセンス開始時間Ｔ、の間にこのビ
ット線対の接続を行なった場合、Ｉ１０線の負荷容量が
ビット線に加わるので読出しレベルが低下し、場合によ
っては誤動作となる恐れがある。即ち読出しと書込みを
同一のＩ１０バス対を用いて行なう場合には高速化が困
難であるという問題点があった。
同一のＩ１０バス対を用いて行なうように構成されてい
るので、読出しの際にもビット線対とＩ１０線対がトラ
ンジスタＱ、。、Ｑｌ、を介して接続される。高速化の
ためにはこのビット線対とＩ１０線対の接続を時間的に
早くする必要がある。しかし、例えばワード線ＷＬの立
ち上がり時間Ｔｔからセンス開始時間Ｔ、の間にこのビ
ット線対の接続を行なった場合、Ｉ１０線の負荷容量が
ビット線に加わるので読出しレベルが低下し、場合によ
っては誤動作となる恐れがある。即ち読出しと書込みを
同一のＩ１０バス対を用いて行なう場合には高速化が困
難であるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、アクセス時間を大幅に高速化できる半導体記
憶装置を得ることを目的とする。
たもので、アクセス時間を大幅に高速化できる半導体記
憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、読出し専用のデータ
線対と書込み専用のデータ線対とを設け、該続出し専用
のデータ線対はコラムデコーダの出力により活性化され
るカレントミラー型の増幅器の一部である出力ノードを
構成し、該カレントミラー型の増幅器の入力ゲートにビ
ット線対を接続したものである。
線対と書込み専用のデータ線対とを設け、該続出し専用
のデータ線対はコラムデコーダの出力により活性化され
るカレントミラー型の増幅器の一部である出力ノードを
構成し、該カレントミラー型の増幅器の入力ゲートにビ
ット線対を接続したものである。
この発明においては、上記カレントミラー型の増幅器が
ビット線間に生じた微小な電位差を直ちに増幅して続出
しデータ線間の電位差を拡大する。
ビット線間に生じた微小な電位差を直ちに増幅して続出
しデータ線間の電位差を拡大する。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体記憶装置のメモ
リセル及びセンスアンプ回路の概念を簡単化して示した
図であり、図において、ｌはｎチャネルＭ■Ｓトランジ
スタＱ０及びコンデンサＣ０からなるメモリセル、２は
ｎチャネルＭＩＳトランジスタＱＩ、Ｑｚからなる第１
のフリップフロップ型センスアンプ、３はｐチャネルＭ
ＩＳトランジスタＱ、、Ｑ４からなる第２のフリップフ
ロップ型センスアンプ、４はｎチャネルＭＩｓトランジ
スタＱ％からなる第１のフリップフロップ活性化手段、
５はｐチャネルＭＩＳトランジスタＱ６からなる第２の
フリップフロップ活性化手段である。またｎチャネルＭ
ＩＳトランジスタＱ？はビット線ＢＬとＷ工の電位をイ
コライズするためのトランジスタ、ｎチャネルＭＩＳト
ランジスタＱ、・、Ｑ９はそれぞれビット線ＢＬ、ＦＴ
、を所定の電位（例えばＶ ｃｃ／ ２ ； Ｖ ｃｃ
は電源電圧）にプリチャージするためのトランジスタ、
ロチャネルＭＸＳトランジスタＱ、。ｌ Ｑｌｌはそれ
ぞれビット線ＢＬ、ＢＬをｎチャネルＭＩＳトランジス
タｑ１２． Ｃ１ｏｔを介してＩＬ線、］線（書込み
専用データ線）に接続するためのトランジスタである。
リセル及びセンスアンプ回路の概念を簡単化して示した
図であり、図において、ｌはｎチャネルＭ■Ｓトランジ
スタＱ０及びコンデンサＣ０からなるメモリセル、２は
ｎチャネルＭＩＳトランジスタＱＩ、Ｑｚからなる第１
のフリップフロップ型センスアンプ、３はｐチャネルＭ
ＩＳトランジスタＱ、、Ｑ４からなる第２のフリップフ
ロップ型センスアンプ、４はｎチャネルＭＩｓトランジ
スタＱ％からなる第１のフリップフロップ活性化手段、
５はｐチャネルＭＩＳトランジスタＱ６からなる第２の
フリップフロップ活性化手段である。またｎチャネルＭ
ＩＳトランジスタＱ？はビット線ＢＬとＷ工の電位をイ
コライズするためのトランジスタ、ｎチャネルＭＩＳト
ランジスタＱ、・、Ｑ９はそれぞれビット線ＢＬ、ＦＴ
、を所定の電位（例えばＶ ｃｃ／ ２ ； Ｖ ｃｃ
は電源電圧）にプリチャージするためのトランジスタ、
ロチャネルＭＸＳトランジスタＱ、。ｌ Ｑｌｌはそれ
ぞれビット線ＢＬ、ＢＬをｎチャネルＭＩＳトランジス
タｑ１２． Ｃ１ｏｔを介してＩＬ線、］線（書込み
専用データ線）に接続するためのトランジスタである。
ｎチャネルＭＩＳトランジスタＱ、、、Ｑ、３は書込み
時にオンする書込み制御用トランジスタである。
時にオンする書込み制御用トランジスタである。
ｐチャネルＭＩＳトランジスタＱＩ４１ ｑ＋ｓ及びｎ
チャネルＭＩＳトランジスタＱ１６１ Ｑｌ？Ｉ
Ｑ＋ｓ＋Ｑ＋９はカレントミラー型増幅器を構成するト
ランジスタであり、ＯＬ線、６１線（読出し専用データ
線）は該カレントミラー型増幅器の内部ノード（出力ノ
ード）を構成している。ｎチャネルＭＩＳトランジスタ
Ｑｌ＆、 Ｑｌ？のゲートにはビット線ＢＬ、ＢＬが
接続されており、該カレントミラー型増幅器の入力とな
っている。ｎチャネルＭＩＳトランジスタＱ、、、Ｑ、
、のゲートにはコラムデコーダ出力信号Ｙが接続されて
おり、該カレントミラー型増幅器の活性化トランジスタ
である。
チャネルＭＩＳトランジスタＱ１６１ Ｑｌ？Ｉ
Ｑ＋ｓ＋Ｑ＋９はカレントミラー型増幅器を構成するト
ランジスタであり、ＯＬ線、６１線（読出し専用データ
線）は該カレントミラー型増幅器の内部ノード（出力ノ
ード）を構成している。ｎチャネルＭＩＳトランジスタ
Ｑｌ＆、 Ｑｌ？のゲートにはビット線ＢＬ、ＢＬが
接続されており、該カレントミラー型増幅器の入力とな
っている。ｎチャネルＭＩＳトランジスタＱ、、、Ｑ、
、のゲートにはコラムデコーダ出力信号Ｙが接続されて
おり、該カレントミラー型増幅器の活性化トランジスタ
である。
次に本実施例の動作を第４図のタイミングチャート図を
用いて説明する。
用いて説明する。
まず読出し動作について説明する。
時刻Ｔ１に信号ＥＱがハイレベルからロウジベルに下が
ると、イコライズトランジスタＱｑ、プリチャージトラ
ンジスタＱｓ 、Ｑｑがオフするのでビット線ＢＬ及び
百１はフローティング状態となる。時刻Ｔ２にワードラ
インＷＬ、がロウレベルからハイレベルになると、トラ
ンジスタＱ０がオンする。例えばメモリセルにハイレベ
ルが記憶されている場合、実線のようにビット線ＢＬの
レベルがわずかに上昇する。一方、コラムデコーダ出力
Ｙを例えば時刻Ｔ＋ にロウレベルからハイレベルにす
るとｐチャネルＭ■ＳトランジスタＱ、、。
ると、イコライズトランジスタＱｑ、プリチャージトラ
ンジスタＱｓ 、Ｑｑがオフするのでビット線ＢＬ及び
百１はフローティング状態となる。時刻Ｔ２にワードラ
インＷＬ、がロウレベルからハイレベルになると、トラ
ンジスタＱ０がオンする。例えばメモリセルにハイレベ
ルが記憶されている場合、実線のようにビット線ＢＬの
レベルがわずかに上昇する。一方、コラムデコーダ出力
Ｙを例えば時刻Ｔ＋ にロウレベルからハイレベルにす
るとｐチャネルＭ■ＳトランジスタＱ、、。
Ｃ１５及びｎチャネルＭＩＳトランジスタＱ＋６．Ｑ＋
？＋ Ｑ＋［ｌ＋ Ｑ１９及びＯＬ線、■線からな
るカレントミラー型増幅器が活性化される。そこで時刻
Ｔ２にワードラインＷＬがロウレベルからハイレベルに
なりビット線ＢＬのレベルがわずかに上昇し、ビット線
百τのレベルがわずかに下降すると該カレントミラー型
増幅器が直ちにその電位差増幅してその出力ノードを構
成する読出し専用データ線対間の電位差を拡大する。即
ちこの例ではＣ［線をロウレベルにする。その後側の増
幅器により読出し専用データ線対間の電位差がさらに増
幅されて外部出力端子（図示せず）にハイレベル出力が
あられれる。ここで、ピッ＋−ｍ対ＢＬ、Ｂ工と読出し
専用データ線対ＯＬ、ＯＬは直接接続されてはいないの
で、続出し専用データ線対ＯＬ。
？＋ Ｑ＋［ｌ＋ Ｑ１９及びＯＬ線、■線からな
るカレントミラー型増幅器が活性化される。そこで時刻
Ｔ２にワードラインＷＬがロウレベルからハイレベルに
なりビット線ＢＬのレベルがわずかに上昇し、ビット線
百τのレベルがわずかに下降すると該カレントミラー型
増幅器が直ちにその電位差増幅してその出力ノードを構
成する読出し専用データ線対間の電位差を拡大する。即
ちこの例ではＣ［線をロウレベルにする。その後側の増
幅器により読出し専用データ線対間の電位差がさらに増
幅されて外部出力端子（図示せず）にハイレベル出力が
あられれる。ここで、ピッ＋−ｍ対ＢＬ、Ｂ工と読出し
専用データ線対ＯＬ、ＯＬは直接接続されてはいないの
で、続出し専用データ線対ＯＬ。
σ工の負荷容量やレベルはビット線対ＢＬ、Ｂ工のレベ
ルには何ら影響を与えない。また書込み専用データ線対
ｒＬ、ｒ［ｌ−も続出し時には書込み信号Ｗが口うレベ
ルなのでトランジスタＱ、ｚ、 Ｑ、。
ルには何ら影響を与えない。また書込み専用データ線対
ｒＬ、ｒ［ｌ−も続出し時には書込み信号Ｗが口うレベ
ルなのでトランジスタＱ、ｚ、 Ｑ、。
はオフしており、ビ・ノド線対ＢＬ、丁τのレベルには
何ら影響を与えない。即ちワード線の立ち上がり直後に
おいても読出し動作を行なうことができ、アクセス時間
を大幅に高速化することができる。
何ら影響を与えない。即ちワード線の立ち上がり直後に
おいても読出し動作を行なうことができ、アクセス時間
を大幅に高速化することができる。
ｑ刻Ｔｓに８０がロウレベルからハイレベル、ＳＯがハ
イレベルからロウレベルになるとトランジスタＱｓ 、
Ｑ＆がオンしてノードＮ、はＯｖ。
イレベルからロウレベルになるとトランジスタＱｓ 、
Ｑ＆がオンしてノードＮ、はＯｖ。
ノードＮ２はＶＣＣになる。それでフリップフロップ２
および３が活性化され、ビット線ＢＬ及び百り間に生じ
た前述のわずかな電位差を増幅して、ＢＬをＶＣＣレベ
ルに、１工をＯＶに変化させる。
および３が活性化され、ビット線ＢＬ及び百り間に生じ
た前述のわずかな電位差を増幅して、ＢＬをＶＣＣレベ
ルに、１工をＯＶに変化させる。
メモリセルにロウレベルが記憶されている場合は、点線
のように肛のレベルが■。、となりＢＬのレベルがＯｖ
となる。時刻Ｔ、にワード線がハイレベルからロウレベ
ルに下がり、時刻Ｔ６に信号ＥＱが再びハイレベルにな
るとイコライズトランジスタＱ７及びプリチャージトラ
ンジスタＱｓ、Ｑ、がオンしてビット線ＢＬとＢＬを等
しくＶｃｃ／２レベルの内部電源ｖ１に接続させる。
のように肛のレベルが■。、となりＢＬのレベルがＯｖ
となる。時刻Ｔ、にワード線がハイレベルからロウレベ
ルに下がり、時刻Ｔ６に信号ＥＱが再びハイレベルにな
るとイコライズトランジスタＱ７及びプリチャージトラ
ンジスタＱｓ、Ｑ、がオンしてビット線ＢＬとＢＬを等
しくＶｃｃ／２レベルの内部電源ｖ１に接続させる。
以上が読出し動作の概略であるが、書込み動作について
は、書込みバッファ（図示せず）により外部書込みデー
タを相補の形（例えばＤ、。、Ｄ、、）でＩＩＪＪＩ対
に印加する。書込み信号Ｗがハイレベルなのでトランジ
スタＱ、！、Ｑ、３はオンしており、時刻Ｔ４にコラム
デコーダ信号ＹがロウレベルからハイレベルになるとＩ
ＬｗＡ及び丁Ｔ線のレベルがビット線ＢＬ及び■工に伝
達されることになる。
は、書込みバッファ（図示せず）により外部書込みデー
タを相補の形（例えばＤ、。、Ｄ、、）でＩＩＪＪＩ対
に印加する。書込み信号Ｗがハイレベルなのでトランジ
スタＱ、！、Ｑ、３はオンしており、時刻Ｔ４にコラム
デコーダ信号ＹがロウレベルからハイレベルになるとＩ
ＬｗＡ及び丁Ｔ線のレベルがビット線ＢＬ及び■工に伝
達されることになる。
この時ワード線ＷＬはハイレベルなのでビット線のレベ
ルがメモリセルに伝えられ、書込みが行なわれる。
ルがメモリセルに伝えられ、書込みが行なわれる。
以上のように、この発明によれば、続出し専用データ線
対と書込み専用データ線対を設け、該続出し専用データ
線対はコラムデコーダの出力によす活性化されるカレン
トミラー型の増幅器の一部である出力ノードを樽成し、
該カレントミラー型増幅器の入力ゲートにビット線対を
接続する構成としたから、ワード線の立ち上がり直後に
おいても読出し動作を行なうことができ、アクセス時間
を大幅に高速化することができるという効果がある。
対と書込み専用データ線対を設け、該続出し専用データ
線対はコラムデコーダの出力によす活性化されるカレン
トミラー型の増幅器の一部である出力ノードを樽成し、
該カレントミラー型増幅器の入力ゲートにビット線対を
接続する構成としたから、ワード線の立ち上がり直後に
おいても読出し動作を行なうことができ、アクセス時間
を大幅に高速化することができるという効果がある。
第１図はこの発明の一実施例による半導体記憶装置の接
続を示す回路図、第２図は従来の半導体記憶装置の接続
を示す回路図、第３図は従来の半導体記憶装置の動作を
説明するためのタイミングチャート図、第４図は本発明
の半導体記憶装置の動作を説明するためのタイミングチ
ャート図である。 １はメモリセル、２，３はセンスアンプ、４゜５はフリ
ップフロップ活性化手段。 なお図中同一符号は同−又は相当部分を示す。
続を示す回路図、第２図は従来の半導体記憶装置の接続
を示す回路図、第３図は従来の半導体記憶装置の動作を
説明するためのタイミングチャート図、第４図は本発明
の半導体記憶装置の動作を説明するためのタイミングチ
ャート図である。 １はメモリセル、２，３はセンスアンプ、４゜５はフリ
ップフロップ活性化手段。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）複数のワード線及び複数のビット線対と、これら
ワード線とビット線の交点に配置された複数のメモリセ
ルと、コラムデコーダと、読出し専用のデータ線対及び
書込み専用のデータ線対とを有し、 上記読出し専用のデータ線対は上記コラムデコーダの出
力によって活性化されるカレントミラー型の増幅器の一
部である出力ノードを構成し、該カレントミラー型の増
幅器の入力ゲートにはビット線対が接続されていること
を特徴とする半導体記憶装置。 - （２）上記カレントミラー型増幅器は、少なくとも第１
の導電型の第１、第２、第３、第４のＭＩＳトランジス
タおよび第２の導電型の第１、第２のＭＩＳトランジス
タを含み、 上記第２の導電型の第１のＭＩＳトランジスタのドレイ
ンは第１の電源に、ゲート及びソースは第１の出力ノー
ドに接続され、 上記第２の導電型の第２のＭＩＳトランジスタのドレイ
ンは上記第１の電源に、ゲートは上記第１の出力ノード
に、ソースは第２の出力ノードに接続され、 上記第１の導電型の第１のＭＩＳトランジスタのドレイ
ンは上記第１の出力ノードに、ゲートは上記ビット線対
の一方に、ソースは第１の内部ノードに接続され、 上記第１の導電型の第２のＭＩＳトランジスタのドレイ
ンは上記第２の出力ノードに、ゲートは上記ビット線対
の他方に、ソースは第２の内部ノードに接続され、 上記第１の導電型の第３のＭＩＳトランジスタのドレイ
ンは上記第１の内部ノードに、ゲートは上記コラムデコ
ーダの出力信号に、ソースは第２の電源に接続され、 上記第１の導電型の第４のＭＩＳトランジスタのドレイ
ンは上記第２の内部ノードに、ゲートは上記コラムデコ
ーダの出力信号に、ソースは上記第２の電源に接続され
ていることを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327940A JP2523736B2 (ja) | 1987-12-24 | 1987-12-24 | 半導体記憶装置 |
| US07/269,757 US4954992A (en) | 1987-12-24 | 1988-11-08 | Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor |
| DE3841944A DE3841944A1 (de) | 1987-12-24 | 1988-12-13 | Speicher mit wahlfreiem zugriff (ram) mit reduzierter zugriffszeit beim lesebetrieb und betriebsverfahren |
| KR1019880017403A KR920007440B1 (ko) | 1987-12-24 | 1988-12-24 | 반도체 기억장치 및 액세스방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327940A JP2523736B2 (ja) | 1987-12-24 | 1987-12-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01169798A true JPH01169798A (ja) | 1989-07-05 |
| JP2523736B2 JP2523736B2 (ja) | 1996-08-14 |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0581860A (ja) * | 1991-09-19 | 1993-04-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| JPH07147086A (ja) * | 1993-11-02 | 1995-06-06 | Nec Corp | ダイナミック型半導体記憶装置 |
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Citations (3)
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|---|---|---|---|---|
| JPS6246486A (ja) * | 1985-08-23 | 1987-02-28 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS62183098A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS62192997A (ja) * | 1986-02-20 | 1987-08-24 | Toshiba Corp | カレントミラ−型センスアンプ |
-
1987
- 1987-12-24 JP JP62327940A patent/JP2523736B2/ja not_active Expired - Fee Related
Patent Citations (3)
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