JPH04298896A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04298896A JPH04298896A JP3062253A JP6225391A JPH04298896A JP H04298896 A JPH04298896 A JP H04298896A JP 3062253 A JP3062253 A JP 3062253A JP 6225391 A JP6225391 A JP 6225391A JP H04298896 A JPH04298896 A JP H04298896A
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- transistors
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- 239000003990 capacitor Substances 0.000 claims abstract description 6
- 230000004913 activation Effects 0.000 claims description 5
- 230000003068 static effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- 230000010354 integration Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
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- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に差動型のセンス増幅器を備えたスタティック型の半
導体記憶装置に関する。
特に差動型のセンス増幅器を備えたスタティック型の半
導体記憶装置に関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置は、一例
として図４に示すように、第１及び第２の入出力端をも
つスタティック型のメモリセル１１と、一端をメモリセ
ル１１の第１及び第２の入出力端とそれぞれ対応して接
続しワード選択信号ＷＳによりオン，オフする第１及び
第２のトランジスタＱ１，Ｑ２とを備えたメモリセル回
路１と、第１及び第２のトランジスタＱ１，Ｑ２の他端
とそれぞれ対応して接続しメモリセル回路１への書込み
用のデータ及びメモリセル回路１からの読出しデータを
伝達する第１及び第２のディジット線ＤＬ１，ＤＬ２と
、トランジスタＱ８，Ｑ９を備えこれら第１及び第２の
ディジット線ＤＬ１，ＤＬ２をプリチャージ制御信号Ｐ
Ｃに従って所定のタイミングで電源電圧Ｖｄｄのレベル
にプリチャージする第１のプリチャージ回路３ａと、ソ
ースを共通接続しゲートを第１及び第２のディジット線
ＤＬ１，ＤＬ２とそれぞれ対応して接続するトランジス
タＱ３，Ｑ４、ドレインをこれらトランジスタＱ３，Ｑ
４と接続しソースを基準電位点（接地電位点）と接続し
ゲートに活性化制御信号ＳＥを入力してオン，オフする
トランジスタＱ５、並びに一端をトランジスタＱ３，Ｑ
４のドレインとそれぞれ対応して接続し他端に電源電位
Ｖｄｄが供続される負荷素子のトランジスタＱ６，Ｑ７
を備えトランジスタＱ５がオン状態のとき活性化してト
ランジスタＱ３，Ｑ４のゲート間の電位差を増幅しトラ
ンジスタＱ４のドレインから出力するセンス増幅器２と
、トランジスタＱ１０〜Ｑ１２を備えプリチャージ制御
信号ＰＣに従ってセンス増幅器２のトランジスタＱ３，
Ｑ４，ゲートを所定のタイミングで電源電位Ｖｄｄレベ
ルにプリチャージする第２のプリチャージ回路３ｂとを
有する構成となっていた。
として図４に示すように、第１及び第２の入出力端をも
つスタティック型のメモリセル１１と、一端をメモリセ
ル１１の第１及び第２の入出力端とそれぞれ対応して接
続しワード選択信号ＷＳによりオン，オフする第１及び
第２のトランジスタＱ１，Ｑ２とを備えたメモリセル回
路１と、第１及び第２のトランジスタＱ１，Ｑ２の他端
とそれぞれ対応して接続しメモリセル回路１への書込み
用のデータ及びメモリセル回路１からの読出しデータを
伝達する第１及び第２のディジット線ＤＬ１，ＤＬ２と
、トランジスタＱ８，Ｑ９を備えこれら第１及び第２の
ディジット線ＤＬ１，ＤＬ２をプリチャージ制御信号Ｐ
Ｃに従って所定のタイミングで電源電圧Ｖｄｄのレベル
にプリチャージする第１のプリチャージ回路３ａと、ソ
ースを共通接続しゲートを第１及び第２のディジット線
ＤＬ１，ＤＬ２とそれぞれ対応して接続するトランジス
タＱ３，Ｑ４、ドレインをこれらトランジスタＱ３，Ｑ
４と接続しソースを基準電位点（接地電位点）と接続し
ゲートに活性化制御信号ＳＥを入力してオン，オフする
トランジスタＱ５、並びに一端をトランジスタＱ３，Ｑ
４のドレインとそれぞれ対応して接続し他端に電源電位
Ｖｄｄが供続される負荷素子のトランジスタＱ６，Ｑ７
を備えトランジスタＱ５がオン状態のとき活性化してト
ランジスタＱ３，Ｑ４のゲート間の電位差を増幅しトラ
ンジスタＱ４のドレインから出力するセンス増幅器２と
、トランジスタＱ１０〜Ｑ１２を備えプリチャージ制御
信号ＰＣに従ってセンス増幅器２のトランジスタＱ３，
Ｑ４，ゲートを所定のタイミングで電源電位Ｖｄｄレベ
ルにプリチャージする第２のプリチャージ回路３ｂとを
有する構成となっていた。
【０００３】次にこの回路の動作について説明する。図
５はこの回路の動作を説明するための各部信号の波形図
である。
５はこの回路の動作を説明するための各部信号の波形図
である。
【０００４】プリチャージ制御信号ＰＣが低レベルにな
ると、ＰチャネルＭＯＳ型のトランジスタＱ８〜Ｑ１２
はオン状態となり、ディジット線ＤＬ１，ＤＬ２及びセ
ンス増幅器２の入力端Ｎ３，Ｎ４は電源電位Ｖｄｄに充
電される。ワード選択信号ＷＳ及び活性化制御信号ＳＥ
がそれぞれ高レベルになると、ＮチャネルＭＯＳ型のト
ランジスタＱ１，Ｑ２，Ｑ５はオン状態となり、メモリ
セル１１の値はディジット線ＤＬ１，ＤＬ２にはき出さ
れ、その値はそれぞれセンス増幅器２の入力端Ｎ３，Ｎ
４へ伝えられる。
ると、ＰチャネルＭＯＳ型のトランジスタＱ８〜Ｑ１２
はオン状態となり、ディジット線ＤＬ１，ＤＬ２及びセ
ンス増幅器２の入力端Ｎ３，Ｎ４は電源電位Ｖｄｄに充
電される。ワード選択信号ＷＳ及び活性化制御信号ＳＥ
がそれぞれ高レベルになると、ＮチャネルＭＯＳ型のト
ランジスタＱ１，Ｑ２，Ｑ５はオン状態となり、メモリ
セル１１の値はディジット線ＤＬ１，ＤＬ２にはき出さ
れ、その値はそれぞれセンス増幅器２の入力端Ｎ３，Ｎ
４へ伝えられる。
【０００５】メモリセル１１の入出力端Ｎ２が高レベル
，Ｎ１が低レベルの場合、センス増幅器２のＮチャネル
ＭＯＳ型のトランジスタＱ４はオン状態、トランジスタ
Ｑ３はオフ状態となり、出力信号ＯＵＴは低レベルとな
る。メモリセル１１の入出力端Ｎ１，Ｎ２のレベルが逆
の場合は出力信号ＯＵＴは高レベルとなる。
，Ｎ１が低レベルの場合、センス増幅器２のＮチャネル
ＭＯＳ型のトランジスタＱ４はオン状態、トランジスタ
Ｑ３はオフ状態となり、出力信号ＯＵＴは低レベルとな
る。メモリセル１１の入出力端Ｎ１，Ｎ２のレベルが逆
の場合は出力信号ＯＵＴは高レベルとなる。
【０００６】メモリセル１１内のトランジスタは、高集
積化のためできるだけ小さなトランジスタであるうえに
一般的にその電流駆動能力は低い。また、ディジット線
ＤＬ１，ＤＬ２には多くのメモリセル回路が接続されて
いるので、一般的にその負荷容量が大きくなる。従って
ディジット線ＤＬ１，ＤＬ２は、ワード選択信号ＷＳが
高レベルになってから一方が高レベルを保ち他方がメモ
リセル１１内のトランジスタにより高レベルから低レベ
ルに変わっていくが、この変化がきわめて緩やかである
。
積化のためできるだけ小さなトランジスタであるうえに
一般的にその電流駆動能力は低い。また、ディジット線
ＤＬ１，ＤＬ２には多くのメモリセル回路が接続されて
いるので、一般的にその負荷容量が大きくなる。従って
ディジット線ＤＬ１，ＤＬ２は、ワード選択信号ＷＳが
高レベルになってから一方が高レベルを保ち他方がメモ
リセル１１内のトランジスタにより高レベルから低レベ
ルに変わっていくが、この変化がきわめて緩やかである
。
【０００７】また、センス増幅器２の入力端Ｎ３，Ｎ４
は電源電位Ｖｄｄレベルにプリチャージされており、入
力端Ｎ３，Ｎ４のレベルがこの電源電位Ｖｄｄ付近だと
トランジスタＱ３，Ｑ４が非飽和領域となるためゲイン
が低く、センス増幅器が実質的に増幅動作を始めるのは
入力端Ｎ３，Ｎ４の電位がＶｄｄ／２付近である。
は電源電位Ｖｄｄレベルにプリチャージされており、入
力端Ｎ３，Ｎ４のレベルがこの電源電位Ｖｄｄ付近だと
トランジスタＱ３，Ｑ４が非飽和領域となるためゲイン
が低く、センス増幅器が実質的に増幅動作を始めるのは
入力端Ｎ３，Ｎ４の電位がＶｄｄ／２付近である。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、高集積化のためメモリセル１１のトランジ
スタの電流駆動能力が小さいため、このメモリセル１１
によるディジット線ＤＬ１，ＤＬ２のレベル変化は緩や
かであり、また、センス増幅器２の入力端Ｎ３，Ｎ４が
電源電位Ｖｄｄレベルにプリチャージされる構成となっ
ているので、センス増幅器２の増幅開始時点が遅れ、読
出し動作が遅いという欠点があった。
記憶装置は、高集積化のためメモリセル１１のトランジ
スタの電流駆動能力が小さいため、このメモリセル１１
によるディジット線ＤＬ１，ＤＬ２のレベル変化は緩や
かであり、また、センス増幅器２の入力端Ｎ３，Ｎ４が
電源電位Ｖｄｄレベルにプリチャージされる構成となっ
ているので、センス増幅器２の増幅開始時点が遅れ、読
出し動作が遅いという欠点があった。
【０００９】本発明の目的は、読出し動作を速くするこ
とかできる半導体記憶装置を提供することにある。
とかできる半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１及び第２の入出力端をもつスタティック型のメ
モリセルと、一端を前記第１及び第２の入出力端とそれ
ぞれ対応して接続しワード選択信号によりオン，オフす
る第１及び第２のトランジスタとを備えたメモリセル回
路と、前記第１及び第２のトランジスタの他端とそれぞ
れ対応して接続し前記メモリセル回路への書込み用のデ
ータ及び前記メモリセル回路からの読出しデータを伝達
する第１及び第２のディジット線と、これら第１及び第
２のディジット線を所定のタイミングで電源電圧のレベ
ルにプリチャージする第１のプリチャージ回路と、一端
を前記第１及び第２のディジット線とそれぞれ対応して
接続する第１及び第２の容量素子と、ソースを共通接続
しゲートを前記第１及び第２の容量素子の他端とそれぞ
れ対応して接続する第３及び第４のトランジスタ、ドレ
インをこれら第３及び第４のトランジスタと接続しソー
スを基準電位点と接続しゲートに活性化制御信号を入力
してオン，オフする第５のトランジスタ、並びに一端を
前記第３及び第４のトランジスタのドレインとそれぞれ
対応して接続し他端に前記電源電位が供続される第１及
び第２の負荷素子を備え前記第５のトランジスタがオン
状態のとき活性化して前記第３及び第４のトランジスタ
のゲート間の電位差を増幅するセンス増幅器と、前記電
源電位と基準電位の中間の電位を発生する中間電位発生
回路と、前記第３及び第４のトランジスタのゲートを所
定のタイミングで前記中間の電位にプリチャージする第
２のプリチャージ回路とを有している。
は、第１及び第２の入出力端をもつスタティック型のメ
モリセルと、一端を前記第１及び第２の入出力端とそれ
ぞれ対応して接続しワード選択信号によりオン，オフす
る第１及び第２のトランジスタとを備えたメモリセル回
路と、前記第１及び第２のトランジスタの他端とそれぞ
れ対応して接続し前記メモリセル回路への書込み用のデ
ータ及び前記メモリセル回路からの読出しデータを伝達
する第１及び第２のディジット線と、これら第１及び第
２のディジット線を所定のタイミングで電源電圧のレベ
ルにプリチャージする第１のプリチャージ回路と、一端
を前記第１及び第２のディジット線とそれぞれ対応して
接続する第１及び第２の容量素子と、ソースを共通接続
しゲートを前記第１及び第２の容量素子の他端とそれぞ
れ対応して接続する第３及び第４のトランジスタ、ドレ
インをこれら第３及び第４のトランジスタと接続しソー
スを基準電位点と接続しゲートに活性化制御信号を入力
してオン，オフする第５のトランジスタ、並びに一端を
前記第３及び第４のトランジスタのドレインとそれぞれ
対応して接続し他端に前記電源電位が供続される第１及
び第２の負荷素子を備え前記第５のトランジスタがオン
状態のとき活性化して前記第３及び第４のトランジスタ
のゲート間の電位差を増幅するセンス増幅器と、前記電
源電位と基準電位の中間の電位を発生する中間電位発生
回路と、前記第３及び第４のトランジスタのゲートを所
定のタイミングで前記中間の電位にプリチャージする第
２のプリチャージ回路とを有している。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１３】この実施例が図４に示された従来の半導体
記憶装置と相違する点は、ディジット線ＤＬ１をセンス
増幅器２のトランジスタＱ３のゲートとプリチャージ回
路３ｂの一方の出力端との接続点（Ｎ３）から切離して
このディジット線ＤＬ１とトランジスタＱ３のゲート及
びプリチャージ回路３ｂの一方の出力端との間に第１の
コンデンサＣ１を設け、ディジット線ＤＬ２をセンス増
幅器２のトランジスタＱ４のゲートとプリチャージ回路
３ｂの他方の出力端との接続点（Ｎ４）から切離してこ
のディジット線ＤＬ２とトランジスタＱ４のゲート及び
プリチャージ回路３ｂの他方の出力端との間に第２のコ
ンデンサＣ２を設け、トランジスタＱ１３，Ｑ１４を備
え電源電位Ｖｄｄと接地電位との間の中間電位Ｖｄｄ／
２を発生する中間電位発生回路４を設けてこの中間電位
Ｖｄｄ／２をプリチャージ回路３ｂに供給し、このプリ
チャージ回路３ｂにより、センス増幅器２の入力端Ｎ３
，Ｎ４を中間電位Ｖｄｄ／２にプリチャージする構成と
した点にある。
記憶装置と相違する点は、ディジット線ＤＬ１をセンス
増幅器２のトランジスタＱ３のゲートとプリチャージ回
路３ｂの一方の出力端との接続点（Ｎ３）から切離して
このディジット線ＤＬ１とトランジスタＱ３のゲート及
びプリチャージ回路３ｂの一方の出力端との間に第１の
コンデンサＣ１を設け、ディジット線ＤＬ２をセンス増
幅器２のトランジスタＱ４のゲートとプリチャージ回路
３ｂの他方の出力端との接続点（Ｎ４）から切離してこ
のディジット線ＤＬ２とトランジスタＱ４のゲート及び
プリチャージ回路３ｂの他方の出力端との間に第２のコ
ンデンサＣ２を設け、トランジスタＱ１３，Ｑ１４を備
え電源電位Ｖｄｄと接地電位との間の中間電位Ｖｄｄ／
２を発生する中間電位発生回路４を設けてこの中間電位
Ｖｄｄ／２をプリチャージ回路３ｂに供給し、このプリ
チャージ回路３ｂにより、センス増幅器２の入力端Ｎ３
，Ｎ４を中間電位Ｖｄｄ／２にプリチャージする構成と
した点にある。
【００１４】図２はこの実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【００１５】ワード選択信号ＷＳが高レベルになりメモ
リセル１１の記憶内容によりディジット線ＤＬ１，ＤＬ
２のレベルが変化する速度は従来例と同様に緩やかであ
る。しかし、センス増幅器２の入力端Ｎ３，Ｎ４は、セ
ンス増幅器２のゲインが最も高い中間電位Ｖｄｄ／２に
プリチャージされており、活性化制御信号ＳＥにより活
性化すると、コンデンサＣ１，Ｃ２を介してディジット
線ＤＬ１，ＤＬ２によりこの中間電位Ｖｄｄ／２から変
化する入力端Ｎ３，Ｎ４の電位差を増幅するので、ディ
ジット線ＤＬ１，ＤＬ２のレベル変化が直ちに増幅され
、従来例より大幅に読出し動作が速くなる。具体的には
、従来例では数十〜数百ｎｓであったものが、本発明で
はたかだか数ｎｓとなる。
リセル１１の記憶内容によりディジット線ＤＬ１，ＤＬ
２のレベルが変化する速度は従来例と同様に緩やかであ
る。しかし、センス増幅器２の入力端Ｎ３，Ｎ４は、セ
ンス増幅器２のゲインが最も高い中間電位Ｖｄｄ／２に
プリチャージされており、活性化制御信号ＳＥにより活
性化すると、コンデンサＣ１，Ｃ２を介してディジット
線ＤＬ１，ＤＬ２によりこの中間電位Ｖｄｄ／２から変
化する入力端Ｎ３，Ｎ４の電位差を増幅するので、ディ
ジット線ＤＬ１，ＤＬ２のレベル変化が直ちに増幅され
、従来例より大幅に読出し動作が速くなる。具体的には
、従来例では数十〜数百ｎｓであったものが、本発明で
はたかだか数ｎｓとなる。
【００１６】図３は本発明の第２の実施例を示す回路図
である。
である。
【００１７】この実施例は、容量素子を、ソース及びド
レインを共通接続してこのソース及びドレイを一つの電
極とし、ゲートを他の電極とするトランジスタＱ１５，
Ｑ１６により形成したもので、信号のカップリング用と
して必要な０．１ｐＦ程度の容量素子が極めて小さく実
現できるという利点がある。
レインを共通接続してこのソース及びドレイを一つの電
極とし、ゲートを他の電極とするトランジスタＱ１５，
Ｑ１６により形成したもので、信号のカップリング用と
して必要な０．１ｐＦ程度の容量素子が極めて小さく実
現できるという利点がある。
【００１８】
【発明の効果】以上説明したように本発明は、各センス
増幅器の入力端及び第２のプリチャージ回路の出力端の
接続点と各ディジット線との間にそれぞれ容量素子を設
け、センス増幅器の各入力端を電源電位と接地電位の中
間電位にプリチャージする構成とすることにより、容量
素子を介して入力される各ディジット線間のレベル変化
を、センス増幅器の最もゲインの高い中間電位から変化
する各入力端の電位差として直ちに増幅するので、読出
し動作を大幅に速くすることかできる効果がある。
増幅器の入力端及び第２のプリチャージ回路の出力端の
接続点と各ディジット線との間にそれぞれ容量素子を設
け、センス増幅器の各入力端を電源電位と接地電位の中
間電位にプリチャージする構成とすることにより、容量
素子を介して入力される各ディジット線間のレベル変化
を、センス増幅器の最もゲインの高い中間電位から変化
する各入力端の電位差として直ちに増幅するので、読出
し動作を大幅に速くすることかできる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
【図５】図４に示された半導体記憶装置の動作及び課題
を説明するための各部信号の波形図である。
を説明するための各部信号の波形図である。
１ メモリセル回路
２ センス増幅器
３ａ，３ｂ プリチャージ回路
４ 中間電位発生回路
１１ メモリセル
Ｃ１，Ｃ２ コンデンサ
ＤＬ１，ＤＬ２ ディジット線
Ｑ１〜Ｑ１６ トランジスタ
Claims (3)
- 【請求項１】 第１及び第２の入出力端をもつスタテ
ィック型のメモリセルと、一端を前記第１及び第２の入
出力端とそれぞれ対応して接続しワード選択信号により
オン，オフする第１及び第２のトランジスタとを備えた
メモリセル回路と、前記第１及び第２のトランジスタの
他端とそれぞれ対応して接続し前記メモリセル回路への
書込み用のデータ及び前記メモリセル回路からの読出し
データを伝達する第１及び第２のディジット線と、これ
ら第１及び第２のディジット線を所定のタイミングで電
源電圧のレベルにプリチャージする第１のプリチャージ
回路と、一端を前記第１及び第２のディジット線とそれ
ぞれ対応して接続する第１及び第２の容量素子と、ソー
スを共通接続しゲートを前記第１及び第２の容量素子の
他端とそれぞれ対応して接続する第３及び第４のトラン
ジスタ、ドレインをこれら第３及び第４のトランジスタ
と接続しソースを基準電位点と接続しゲートに活性化制
御信号を入力してオン，オフする第５のトランジスタ、
並びに一端を前記第３及び第４のトランジスタのドレイ
ンとそれぞれ対応して接続し他端に前記電源電位が供続
される第１及び第２の負荷素子を備え前記第５のトラン
ジスタがオン状態のとき活性化して前記第３及び第４の
トランジスタのゲート間の電位差を増幅するセンス増幅
器と、前記電源電位と基準電位の中間の電位を発生する
中間電位発生回路と、前記第３及び第４のトランジスタ
のゲートを所定のタイミングで前記中間の電位にプリチ
ャージする第２のプリチャージ回路とを有することを特
徴とする半導体記憶装置。 - 【請求項２】 容量素子がコンデンサで形成された請
求項１記載の半導体記憶装置。 - 【請求項３】 容量素子が、ソース及びドレインを共
通接続してこのソース及びドレインを一つの電極としゲ
ートを他の電極とするトランジスタにより形成された請
求項１記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3062253A JP2680939B2 (ja) | 1991-03-27 | 1991-03-27 | 半導体記憶装置 |
| EP92104707A EP0505915B1 (en) | 1991-03-27 | 1992-03-18 | Static random access memory device with high speed differential amplifier coupled with digit line pair through capacitors |
| DE69217565T DE69217565T2 (de) | 1991-03-27 | 1992-03-18 | Statische Direktzugriffspeicheranordnung mit an einem Bitleitungenpaar durch Kapazitäten gekoppelten Differenzverstärker |
| KR1019920005034A KR950014259B1 (ko) | 1991-03-27 | 1992-03-27 | 정적형 랜덤 억세스 메모리 장치 |
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