DE69217565T2

DE69217565T2 - Statische Direktzugriffspeicheranordnung mit an einem Bitleitungenpaar durch Kapazitäten gekoppelten Differenzverstärker

Info

Publication number: DE69217565T2
Application number: DE69217565T
Authority: DE
Inventors: Toshihiro Hashizumi; Mitsuhiro Koyanagi
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1991-03-27
Filing date: 1992-03-18
Publication date: 1997-09-18
Anticipated expiration: 2012-03-19
Also published as: EP0505915B1; EP0505915A3; KR950014259B1; US5289419A; JPH04298896A; JP2680939B2; KR920018765A; EP0505915A2; DE69217565D1

Description

Erfindungsgebiet

Die Erfindung betrifft eine statische Direktzugriffsspeicheranordnung (static random access memory) und insbesondere eine Differenzverstärkerschaltung, um eine Differenzspannung an zugehörigen Digit-Leitungspaaren auszubilden.

Beschreibung des Stands der Technik

Ein typisches Beispiel einer Direktzugriffsspeicheranordnung vom statischen Typ ist in Fig. 1 gezeigt und umfaßt im wesentlichen ein Speicherzellenarray 1, eine primäre Vorladungsschaltung 2, eine sekundäre Vorladungsschaltung 3 und ein Leseverstärkerschaltungsarray 4. Obwohl desweiteren verschiedene periphere Schaltungen, wie etwa Zeilen- und Spaltenadressschaltungen, in der statischen Direktzugriffsspeicheranordnung enthalten sind, sind diese in Fig. 1 weggelassen, da sie unter dem Gesichtspunkt des Verständnis der vorliegenden Erfindung weniger wichtig sind.
Das Speicherzellenärray 1 wird durch eine Mehrzahl von Speicherzellen MC1 bis MCn gebildet, die in Matrixform angeordnet sind, und jede Speicherzelle MC1,... oder MCn enthält eine Inverterschleife LP und ein Paar Feldeffekttransistoren TR1 und TR2 vom n-Kanal-Anreicherungstyp, die mit Speicherknoten N1 und N2 der Inverterschleife LP verbunden sind. Die Inverterschleife LP speichert ein Datenbit in Form eines Differenzspannungspegels an ihren Speicherknoten N1 und N2.
Die Spalten des Speicherzellenarrays 1 sind jeweils einer Mehrzahl Digit-Leitungspaare DL1 bis DLn zugeordnet, und jedes der Digit-Leitungspaare DL1 bis DLn besteht aus zwei Digitleitungen DLa und DLb. Das Digit-Leitungspaar DLa und DLb ist jeweils über die Übertragungstransistoren TR1 bzw. TR2 vom n-Kanal-Anreicherungstyp mit den Speicherknoten N1 und N2 der Speicherzellen der zugehörigen Spalte des Speicherzellenarrays 1 verbindbar.
Um eine Speicherzelle aus jeder der Spalten auszuwählen, sind Wortleitungen mit den Spalten des Speicherzellenarrays 1 verbunden, wobei nur eine der Wortleitungen gezeigt und mit WL bezeichnet ist. Die Wortleitung WL ist mit den Gateelektroden der Übertragungstransistoren TR1 und TR2 vom n- Kanal-Anreicherungstyp der zugehörigen Spalte des Speicherzellenarrays 1 verbunden und wird auf einen positiven Hochspannungspegel getrieben. Mit dem positiven Hochspannungspegel schalten alle Übertragungstransistoren TR1 und TR2 vom n-Kanal-Anreicherungstyp, die mit diesen verbunden sind, gleichzeitig AN und die Datenbits werden jeweils aus den Inverterschleifen LP der zugehörigen Digit-Leitungspaare DL1 bis DLn ausgelesen.
Die primäre Vorladungsschaltung 2 ist aus einer Mehrzahl Vorladungseinheiten 21 bis 2n oder aus Vorladungstransistorenpaaren TR1 und TR4 vom p-Kanal-Anreicherungstyp gebildet, die mit den Digit-Leitungspaaren DL1 bis DLn verbunden sind, und die Vorladungstransistoren TR3 und TR4 vom p-Kanal-Anreicherungstyp sind gleichzeitig von einem Vorladungssignal PCH an einem Steuerknoten N3 abhängig, um eine positive Leistungsspannungsleitung Vdd und alle Digit-Leitungspaare DL1 bis DLn zu verbinden.
Die sekundäre Vorladungsschaltung 3 ist durch eine Mehrzahl Vorladungseinheiten 31 bis 3n ausgebildet, und jede der Vorladungseinheiten 31 bis 3n enthält ein Paar Vorladungstransistoren TR5 und TR6 vom p-Kanal-Anreicherungstyp, die zwischen der positiven Leistungsspannungsleitung Vdd und den Digit-Leitungen DLa und DLb des zugehörigen Digit-Leitungspaares geschaltet sind, und einen Ausgleichstransistor TR7 vom P-Kanal-Anreicherungstyp, der zwischen den Digit- Leitungen DLa und DLb des zugehörigen Digit-Leitungspaares geschaltet ist.
Das Leseverstärkerschaltungsarray 4 ist durch eine Mehrzahl von Leseverstärkerschaltungen 41 bis 4n gebildet, die jeweils den Digit-Leitungspaaren DL1 bis DLn zugeordnet sind, und jede der Leseverstärkerschaltungen 41 bis 4n enthält eine erste Reihenschaltung mit einem Feldeffekttransistor TR8 vom p-Kanal-Anreicherungstyp und einem Feldeffekttransistor TR9 vom n-Kanal-Anreicherungstyp, die zwischen der Leistungsspannungsleitung Vdd und einem gemeinsamen Knoten N4 geschaltet sind, eine zweite Reihenschaltung mit einem Feldeffekttransistor TR10 vom p-Kanal-Anreicherungstyp und einem Feldeffekttransistor TR11 vom n-Kanal-Anreichreicherungstyp, die parallel zu der ersten Reihenschaltung geschaltet sind, und einen Aktivierungstransistor TR12 vom n- Kanal-Anreicherungstyp, der zwischen dem gemeinsamen Knoten N4 und einer Massespannungsleitung GND geschaltet ist. Beide Feldeffekttransistoren TR8 und TR10 vom p-Kanal-Anreicherungstyp sind mit dem gemeinsamen Drain-Knoten N5 der ersten Reihenschaltung verbunden, und die Feldeffekttransistoren TR9 und TR11 vom n-Kanal-Anreicherungstyp werden jeweils durch die Digit-Leitungen DLa bzw. DLb des zugehörigen Digit-Leitungspaares geschaltet. Der Aktivierungstransistor TR12 vom n-Kanal-Anreicherungstyp ist von einem Auswahlsignal SE abhängig, und der gemeinsame Knoten N4 wird bei Anheben des Auswahlsignals SE auf einen positiven Hochspannungspegel geerdet. Dann entwickeln die Feldeffektransistoren TR9 und TR11 vom n-Kanal-Anreicherungstyp den Differenzspannungspegel, der das Datenbit anzeigt, und ein großer Differenzspannungspegel, der ebenfalls das Datenbit anzeigt, tritt zwischen den gemeinsamen Drain-Knoten N5 und N6 auf. Das Datenbit an dem gemeinsamen Drainknoten N6 wird an die Datenausgabeschaltung OUT übertragen.
Fig. 2 zeigt die Signalverläufe der Spannungspegel an wesentlichen Leitungen und Knoten, und die so ausgebildete statische Direktzugriffsspeichervorrichtung verhält sich wie folgt. Unter der Annahme, daß ein Adressensignal die Speicherzelle MC1 festlegt, die ein durch einen niedrigen Spannungspegel am Speicherknoten N1 sowie einen hohen Spannungspegel am Speicherknoten N2 angezeigtes Datenbit speichert, geht das Vorladungssignal PCH auf einen niedrigen Spannungspegel oder den Massespannungspegel zum Zeitpunkt t1 herab, und sowohl die primäre als auch die sekundäre Vorladungsschaltung 2 und 3 verbinden die positive Leistungsspannungsleitung Vdd mit allen Digit-Leitungspaaren DL1 bis DLn. Es schalten nämlich alle der Vorladungstransistoren TR3, TR4, TR5 und TR6 vom p-Kanal-Anreicherungstyp und der Ausgleichstransistor TR7 vom p-Kanal-Anreicherungstyp gleichzeitig AN, und die positive Leistungsspannungsleitung Vdd lädt die Digit-Leitungen DLa und DLb aller Digit-Leitungspaare DL1 bis DLn sowie die Eingabeknoten N7 und N8 der Leseverstärkerschaltungen 4l bis 4n. Dann beginnen die Digit-Leitungen DLa und DLb und die zugehörigen Eingabeknoten N7 und N8 auf den positiven Leistungsspannungspegel Vdd zu steigen.
Nachdem sie den positiven Leistungsspannungspegel Vdd erreicht haben, erholt sich das Vorladungssignal PCH zum Zeitpunkt t2 auf den hohen Spannungspegel, und die Wortleitung WL geht hoch auf den positiven hohen Spannungspegel. Die Wortleitung WL erlaubt es den Übertragungstransistoren TR1 und TR2 vom n-Kanal-Anreicherungstyp der Speicherzellen MCl bis MCn AN zu schalten, und die in den Speicherzellen MCl bis MCn gespeicherten Datenbits werden jeweils an den zugehörigen Digit-Leitungspaaren DL1 bis DLn ausgelesen. Kleine Differenzspannungspegel treten an den jeweiligen Digit-Leitungspaaren DL1 bis DLn auf, und das Datenbit in der Speicherzelle MCl verursacht, daß die Digit-Leitung DLa langsam abfällt. Die Digit-Leitung DLb wird jedoch auf den positiven Leistungsspannungspegel Vdd gehalten. Wenn keine Leseverstärkerschaltung zusammen mit den Digit-Leitungspaaren DL1 bis DLn vorgesehen ist, sind die Teil-Transistoren der Schleife LP so klein in ihrer Größe und dementsprechend in der Stromtreiberfähigkeit, daß die Digit-Leitung DLa aufgrund der großen Streukapazität, die mit der Digit-Leitung DLa sowie mit dem Eingabeknoten N7 verbunden ist, extrem langsam herabgeht.
Das Auswahisignal SE wird zum Zeitpunkt t2 auf den hohen Spannungspegel angehoben, und die Leseverstärkerschaltung 41 wird aktiviert, um so die kleine Differenzspannung an dem zugehörigen Digit-Leitungleitungspaar DL1 auszubilden. Der Feldeffekttransistor TR9 vom n-Kanal-Anreicherungstyp senkt allmählich seine Kanalleitfähigkeit zusammen mit dem Spannungspegel an der Digit-Leitung DLa, und der Feldeffekttranistor TR9 vom n-Kanal-Anreicherungstyp unterbricht die Verbindung zwischen dem gemeinsamen Drainknoten N5 und der Massespannungsleitung GND. Der Spannungspegel an dem gemeinsamen Drainknoten N5 steigt schnell an, und die Feldeffekttransistoren TR8 und TR10 vom p-Kanal-Anreicherungstyp werden schnell AUS-geschaltet.
Andererseits erlaubt es die Digit-Leitung DLb mit dem positiven Leistungsspannungspegel Vdd dem Feldeffekttransistor TR11 vom n-Kanal-Anreicherungstyp AN zu schalten, und der gemeinsame Knoten N6 wird über den Feldeffekttransistor TR11 vom n-Kanal-Anreicherungstyp und den Aktivierungstransistor vom n-Kanal-Anreicherungstyp geerdet. Der gemeinsame Drainknoten N6 fällt schnell ab, und der so schnell abgefallene Spannungspegel wird an die Datenausgabeschaltung OUT zur Erzeugung eines Ausgabedatensignals geliefert.
Bei diesem bekannten Direktzugriffsspeichervorrichtungstyp tritt jedoch ein Problem darin auf, daß ein relativ langer Zeitabschnitt für den Vorladungsvorgang zur Erzeugung des Ausgabedatensignals benötigt wird. Dies liegt daran, daß die Leseverstärkerschaltung tatsächlich damit beginnt, einen Differenzspannungspegel zu entwickeln, wenn eine der Digit-Leitungen etwa die Hälfte des positiven Leistungsspannungspegels Vdd/2 zum Zeitpunkt t3 erreicht hat. Wie vorangehend beschrieben wurde, wird von dem Teutransistor der Schleife LP nicht nur erwartet, die mit der Digit-Leitung verbundene Streukapazität zu entladen, sondern auch die mit dem zugehörigen Eingabeknoten des Leseverstärkers verbundene Streukapazität, und dieser Teutransistor mit einer geringen Stromtreiberfähigkeit braucht einen langen Zeitabschnitt. Tatsächlich benötigt die bekannte Direktzugriffsspeicheranordnung einige 10 bis 100 Nanosekunden zum Auslesen eines Datenbits.

Zusammenfassung der Erfindung

Es ist deshalb eine wichtige Aufgabe der Erfindung, eine Direktzugriffsspeicheranordnung vom statischen Typ zu schaffen, die es einer externen Vorrichtung erlaubt, auf darin gespeicherte Daten mit erhöhter Geschwindigkeit zuzugreifen.
Um diese Aufgabe zu lösen, schlägt die Erfindung vor, ein Paar Kondensatoren zwischen einem Paar von Digit-Leitungen und Eingabeknoten einer Leseverstärkerschaltung zu schalten.
Erfindungsgemäß wird eine statische Direktzugriffsspeichervorrichtung geschaffen, die auf einem einzelnen Halbleiterchip hergestellt ist, mit:
a) einer Mehrzahl Speicherzellen, die in Zeilen und Spalten angeordnet sind und jeweils Datenbits in Form eines Differenzspannungspegels speichern;
b) einer Mehrzahl Digit-Leitungspaare, die jeweils den Spalten der Mehrzahl Speicherzellen zugeordnet sind und betrieben werden, um die Differenzspannungspegel, die jeweils die Datenbits anzeigen, zu übertragen;
c) einer Mehrzahl Wortleitungen, die jeweils den Zeilen der Mehrzahl Speicherzellen zugeordnet sind und wahlweise auf einen aktiven Pegel getrieben werden, um die Mehrzahl der Digit-Leitungen mit den mit ihnen verbundenen Speicherzellen zu verbinden;
d) einer Mehrzahl Leseverstärkerschaltungen, die jeweils der Mehrzahl Digit-Leitungspaare zugeordnet sind und je ein Eingangsknotenpaar haben und auf den Differenzspannungspegel an dem zugehörigen Digit-Leitungspaar ansprechen, um so schnell einen Differenzspannungspegel zu entwickeln, der eines der Datenbits an dem zugehörigen Digit-Leitungspaar zwischen darin vorgesehenen internen Knotenpaaren anzeigt;
e) einer Vorladeschaltung, die mit der Mehrzahl Digit-Leitungspaare zum Vorladen auf einen der hohen und niedrigen spannungspegel verbunden ist;
f) einer Mehrzahl Kupplungsmittel, die kapazitiv zwischen dem Digit-Leitungspaar und dem Paar Eingabeknoten der Mehrzahl Leseverstärkerschaltungen geschaltet sind; und
g) einem Zwischenspannungserzeugungsmittel, das mit dem Paar Eingabeknoten in der Leseverstärkerschaltung verbunden ist, um jeden der Eingabeknoten auf einen Zwischenspannungspegel zwischen dem hohen und dem niedrigen Spannungspegel vorzuladen.

Kurze Beschreibung der Zeichnungen

Die Merkmale und Vorteile der erfindungsgemäßen statischen Direktzugriffsspeicheranordnung werden aus der folgenden Beschreibung in Zusammenhang mit den beiliegenden Zeichnungen besser verstanden, in denen zeigt:
Fig. 1 ein Schaltdiagramm, das die Anordnung der bekannten statischen Direktzugriffsspeicheranordnung zeigt;
Fig. 2 eine Zeitverlaufstafel, die das Schaltungsverhalten der bekannten statischen Direktzugriffsspeicheranordnung zeigt;
Fig. 3 ein Schaltdiagramm, das die Anordnung der erfindungsgemäßen statischen Direktzugriffsspeicheranordnung zeigt;
Fig. 4 eine Zeitverlaufstafel, die das Schaltungsverhalten der in Fig. 3 gezeigten statischen Direktzugriffsspeicheranordnung zeigt; und
Fig. 5 ein Schaltdiagramm, das die Anordnung einer weiteren erfindungsgemäßen statischen Direktzugriffsspeicheranordnung zeigt.

Beschreibung der bevorzugten Ausführungsform

Erste Ausführungsform

In Fig. 3 der Zeichnungen ist eine erfindungsgemäße statische Direktzugriffsspeicheranordnung auf einem einzelnen Halbleiterchip 10 ausgebildet und umfaßt im wesentlichen ein Speicherzellenarray 11, eine primäre Vorladungsschaltung 12, eine sekundäre Vörladungsschaltung 13, ein Leseverstärkerschaltungsarray 14 und eine Zwischenspannungserzeugungsschaltung 15. Obwohl desweiteren verschiedene penphere Schaltungen, wie Zeilen- und Spaltenadresschaltungen in der statischen Direktzugriffsspeicheranordnung inkorporiert sind, werden sie, ähnlich der Darstellung der bekannten statischen Direktzugriffsspeicheranordnung, in Fig. 3 weggelassen.
Das Speicherzellenarray 1 wird durch eine Mehrzahl Speicherzellen MC11, MC1n, MCm1 und MCmn gebildet, die in Zeilen und Spalten angeordnet sind, und jede Speicherzelle MC11, MC1n, MCm1 oder MCmn enthält eine Inverterschleife LP und ein paar Übertragungstransistoren TR11 und TR12 vom n- Kanal-Anreicherungstyp, die mit Speicherknoten M11 und M12 in der Inverterschleife LP verbunden sind. Die Inverterschleife LP speichert ein Datenbit in Form eines Differenzspannungspegels an ihren Speicherknoten N11 und N12.
Die Spalten des Speicherzellenarrays 11 sind jeweils mit einer Mehrzahl Digit-Leitungspaare DL1 bis DLn verbunden, und jedes der Digit-Leitungspaare DL1 bis DLn besteht aus zwei Digit-Leitungen DLa und DLb. Das Digit-Leitungspaar DLa und DLb ist jeweils über die Übertragungstransistoren TR11 und TR12 vom n-Kanal-Anreicherungstyp mit den Speicherknoten N11 bzw. N12 der Speicherzellen der zugehörigen Spalte des Speicherzellenarrays 11 verbunden.
Eine Mehrzahl Wortleitungen WL1 bis WLm sind mit den jeweiligen Zeilen des Speicherzellenarrays 1 verbunden, und nur eine der Wortleitungen wird auf einen hohen Spannungspegel getrieben. Die Wortleitungen WL1 bis WLm sind mit den Gateelektroden der Übertragungstransistoren TR11 und TR12 vom n-Kanal-Anreicherungstyp der zugehörigen Zeilen des Speicherzellenarrays 11 verbunden, und alle Übertragungstransistoren TR11 und TR12 vom n-Kanal-Anreicherungstyp, die damit verbunden sind, werden gleichzeitig AN-geschaltet, um so die Speicherknoten N11 und N12 mit den zugehörigen Digit-Leitungspaaren DL1 bis DLn zu verbinden. Wenn alle Übertragungstransistoren TR11 und TR12 vom n-Kanal-Anreicherungstyp, die mit den Wortleitungen verbunden sind, auf den hohen Spannungspegel getrieben wurden, schalten sie gleichzeitig AN, wobei die Datenbits jeweils aus den Inverterschleifen LP der zugehörigen Digit-Leitungspaare DL1 bis DLn ausgelesen werden.
Die primäre Vorladungsschaltung 12 ist durch eine Mehrzahl Vorladungseinheiten 121 bis 12n oder durch Paare von Vorladungstransistoren TR13 und TR14 vom p-Kanal-Anreicherungstyp gebildet, die mit den Digit-Leitungspaaren DL1 bis DLn verbunden sind, und die Vorladungstransistoren TR13 und TR14 vom p-Kanal-Anreicherungstyp schalten gleichzeitig in Abhängigkeit von einem Vorladungssignal PCH AN, um die positive Leistungsspannungsleitung Vdd und alle Digit- Leitungspaare DL1 bis DLn zu verbinden.
Die sekundäre Vorladungsschaitung 13 ist durch eine Mehrzahl Vorladungseinheiten 131 bis 13n gebildet, und jede der Vorladungseinheiten 131 bis 13n enthält ein Paar Vorladungstransistoren TR15 und TR16 vom p-Kanal-Anreicherungstyp, die zwischen dem Ausgabeknoten der Zwischenspannungserzeugungsschaltung 15 und den Digit-Leitungen DLa und DLb des zugehörigen Digit-Leitungspaares geschaltet sind, und einen Ausgleichstransistor TR17 vom p-Kanal-Anreicherungstyp, der mit den Digit-Leitungen DLa und DLb des zugehörigen Digit-Leitungspaares verbunden ist.
Das Leseverstärkerschaltungsarray 14 ist durch eine Mehrzahl Leseverstärkerschaltungen 141 bis 14n gebildet, die jeweils den Digit-Leitungspaaren DL1 bis DLn zugeordnet sind, und jede der Leseverstärkerschaltungen 141 bis 14n enthält eine erste Reihenschaltung mit einem Feldeffekttransistor TR18 vom p-Kanal-Anreicherungstyp und einem Feldeffekttransistor TR19 vom n-Kanal-Anreicherungstyp, die zwischen der positiven Leistungsspannungsleitung Vdd und einem gemeinsamen Knoten N13 geschaltet sind, eine zweite Reihenschaltung mit einem Feideffekttransistor TR20 vom p- Kanal-Anreicherungstyp und einem Feldeffekttransistor TR21 vom n-Kanal-Anreicherungstyp, die parallel zur ersten Reihenschaltung geschaltet sind, und einen Aktivierungstransistor TR22 vom n-Kanal-Anreicherungstyp, der zwischen dem gemeinsamen Knoten N13 und einer Massespannungsleitung GND geschaltet ist. Beide Feldeffekttransistoren TR18 und TR20 vom p-Kanal-Anreicherungstyp sind mit dem gemeinsamen Drainknoten N14 der ersten Reihenschaltung verbunden, und die Feldeffekttransistoren TR19 und TR21 vom n-Kanal-Anreicherungstyp werden jeweils über die Eingabeknoten N16 bzw. N17 geschaltet. Der Aktivierungstransistor TR22 vom n-Kanal-Anreicherungstyp ist von einem Auswahisignal SE abhängig, und der gemeinsame Knoten N13 wird bei Anheben des Auswahlssignals SE auf einen positiven Hochspannungspegel geerdet. Wenn das zugehörige Aktivierungssignal SE auf den hohen Spannungspegel geht, schaltet der Aktivierungstransistor TR22 vom n-Kanal-Anreicherungstyp AN, um den gemeinsamen Knoten N13 zu erden, und die so aktivierte Leseverstärkerschaltung erzeugt einen Differenzspannungspegel zwischen den gemeinsamen Drainknoten N14 und N15. Deshalb dienen die gemeinsamen Drainknoten N14 und N15 als interne Knoten. Der gemeinsame Drainknoten N15 ist mit einer Datenzwischenspeicherschaltung OUT verbunden, und der Spannungspegel am gemeinsamen Drainknoten N15 zeigt ein Datenbit an, das aus den Speicherzellen MC11 bis MCmn ausgelesen bzw. in sie eingeschrieben wird.
Eine Mehrzahl Kondensatorpaare Opi bis OPN sind jeweils den Digit-Leitungspaaren DL1 bis DLn zugeorndet, und die Eingabeknoten N16 und N17 der zugehorigen Leseverstärkerschaltungen 141 bis 14n und dementsprechend die Digit-Leitungspaare DL1 bis DLn sind jeweils kapazitiv mit den Eingabeknoten N16 und N17 der zugehörigen Leseverstärkerschaltung 141 bis 14n verbunden. Die Teilkondensatoren eines jeden Paares sind jeweils mit CPa und CPb bezeichnet. Deshalb bilden die Kondensatorpaare CP1 bis CPn vorübergehend eine Mehrzahl Kopplungsmittel.
Die Zwischenspannungserzeugungsschaltung 15 wird durch eine Reihenschaltung mit Ladetransistoren TR23 und TR24 vom n- Kanal-Anreicherungstyp gebildet, die zwischen der positiven Leistungsspannungsleitung Vdd und der Massespannungsleitung GND verbunden sind. Die Gateelektroden des Ladetransistors TR23 vom n-Kanal-Anreicherungstyp ist mit einem Ausgabeknoten N18 der Zwischenspannungerzeugungsschaltung 15 zwischen dem Ladetransistoren TR23 und TR24 verbunden, und die Gateelektrode des Ladetransistors TR24 vom n-Kanal-Anreicherungstyp ist geerdet. Die Reihenschaltung der Ladetransistoren TR23 und TR24 vom n-Kanal-Anreicherungstyp ist so angeordnet, daß sie einen Zwischenspannungspegel Vdd/2, so groß wie die Hälfte des positiven Leistungsspannungspegels Vdd, an dem Ausgabeknoten N18 erzeugt.
Nun wird unter Bezug auf Fig. 4 das Schaltungsverhalten der statischen Direktzugriffsspeicheranordnung beschrieben. Angenommen sei, daß ein Adressensignal die Speicherzelle MCn1 festlegt, die ein Datenbit speichert, welches durch einen niedrigen Spannungspegel am Speicherknoten N11 sowie durch einen hohen Spannungspegel am Speicherknoten N12 angezeigt wird, wobei das Vorladungssignal PCH zum Zeitpunkt t11 auf einen niedrigen Spannungspegel oder den Massespannungspegel geht, und sowohl die primäre als auch die sekundäre Vorladungsschaltung 12 und 13 in Betrieb versetzt werden. Alle Vorladungstransistoren TR13, TR14, TR1S und TR16 vom p-Kanal-Anreicherungstyp und der Ausgleichtransistor TR17 vom p-Kanal-Anreicherungstyp schalten gleichzeitig AN, und die Digit-Leitungspaare DL1 bis DLn und die Eingabeknoten N16 und N17 werden jeweils auf die Differenzspannungspegel vorgeladen. Die primäre Vorladungsschaltung 12 verbindet nämlich die positive Leistungsspannungsleitung Vdd mit allen Digit-Leitungspaaren DL1 bis DLn, und die sekundäre Vorladungsschaltung 13 verbindet die Eingabeknoten N16 und N17 der zugehörigen Leseverstärkerschaltungen 141 bis 14n mit dem Ausgabeknoten N18 der Zwischenspannungserzeugungsschaltung 15.
Nachdem der positive Leistungsspannungspegel Vdd und der Zwischenspannungspegel Vdd/2 erreicht wurden, erholt sich das Vorladungssignal PCH auf den hohen Spannungspegel zum Zeitpunkt t12, und die Wortleitung WLN geht auf den positiven hohen Spannungspegel. Die Wortleitung WLm ermöglicht es, den Übertragungstransistoren TR11 und TR12 vom n-Kanal- Anreicherungstyp aller Speicherzellen Monl bis MCmn AN zu schalten, und die Datenbits, die in den Speicherzellen Monl bis MCmn gespeichert sind, werden zu den jeweiligen zugehörigen Digit-Leitungspaaren DL1 bis DLn ausgelesen. Kleine Differenzspannungspegel treten an den jeweiligen Digit-Leitungspaaren DL1 bis DLn auf, und das Datenbit in den Speicherzellen Mornl verursacht, daß die Digit-Leitung DLa langsam absinkt. Die Digit-Leitung DLb des Digit-Leitungspaares DL1 wird auf dem positiven Leistungsspannungspegel Vdd gehalten.
Das Auswahlsignal SE wird zum Zeitpunkt t12 auf den hohen Spannungspegel angehoben, und die Leseverstärkerschaltung 141 wird eingeschaltet, um so einen Differenzspannungspegel um den gemeinsamen Drainknoten N14 und N15 in Abhängigkeit des Differenzspannungspegels an dem zugehörigen Digit-Leitungspaar DL1 zu erzeugen. Da die Eingabeknoten N16 und N16 bereits auf den Zwischenspannungspegel Vdd/2 vorgeladen wurden, wird über die Teilkondensatoren CPa und CPb der Differenzspannungspegel von etwa Vdd/2 angelegt, und die Leseverstärkerschaltung 141 beginnt augenblicklich mit der Erzeugung des Differenzspannungspegels zwischen dem gemeinsamen Drainknoten N14 und NiS beim Auftreten einer geringen Änderung des Spannungspegels an den Digit-Leitungen DLa aufgrund des Datenbits, das in der Speicherzelle MCm1 gespeichert ist. Der Verstärkungsfaktor jedes Feldeffekttransistors TR1g oder TR21 vom n-Kanal-Anreicherungstyp ist üblicherweise maximal, und der Differenzspannungspegel zwischen den gemeinsamen Drainknoten N14 und N15 wird schnell entwickelt. Der Feldeffekttranistor TR19 vom n-Kanal-Anreicherungstyp senkt nämlich schnell seine Kanalleitfähigkeit, und der Feldeffekttransistor TR19 vom n-Kanal-Anreicherungstyp unterbricht die Verbindung des gemeinsamen Drainknotens N14 mit der Massespannungsleitung GND. Der Spannungspegel am gemeinsamen Drainknoten N14 steigt schnell an, und die Feldeffekttransistoren TR18 und TR20 vom p-Kanal-Anreicherungtyp werden schnell AUS geschaltet. Da die Digit-Leitung DLb auf dem positiven Leistungsspannungspegel Vdd es dem Feldeffekttransistor TR21 vom n-Kanal-Anreicherungtyp ermöglicht AN zu schalten, wird der gemeinsame Drainknoten N15 über den Feldeffekttransistor TR21 vom n- Kanal-Anreicherungstyp und den Aktivierungstransistor TR22 vom n-Kanal-Anreicherungstyp geerdet. Der gemeinsame Drainknoten N15 sinkt schnell ab, und der so schnell abgefallene Spannungspegel wird der Datenzwischenspeicherschaltung OUT zur Erzeugung eines Ausgabedatensignals zugeführt.
Wie aus der vorangehenden Beschreibung ersichtlich ist, liegt der halbe positive Leistungsspannungspegel Vdd/2 bereits zwischen den Digit-Leitungen DLa und DLb und den Eingabeknoten N16 und N17 an, und eine kleine Änderung im Spannungspegel erlaubt es der zugehörigen Leseverstärkerschaltung, augenblicklich mit der Erzeugung des Differenzspannungspegels zwischen den gemeinsamen Drainknoten N14 und N15 mit maximalem Verstärkungsfaktor zu beginnen. Deshalb wird das Datenbit schnell aus einer der Speicherzellen MC11 bis MCmn ausgelesen, und der Auslesevorgang dauert nur einige Nanosekunden.

Zweite Ausführungsform

In Fig. 5 der Zeichnungen ist eine weitere statische Direktzugriffsspeicheranordnung gezeigt, und die die zweite Ausführungsform verkörpernde statische Direktzugriffsspeicheranordnung ist ähnlich der ersten Ausführungsform mit Ausnahme der Kupplungsmittel 21. Die anderen Schaltkomponenten sind mit denselben Bezugszeichen entsprechend den Schaltkomponenten der ersten Ausführungsform gekennzeichnet. Das Kupplungsmittel 21 hat ein Paar Feldeffekttransistoren 21a und 21b, wobei die Source- und Drainanschlüsse jedes Feldeffekttransistoren 21a oder 21b jeweils miteinander verbunden sind, um eine Kondensator-Elektrode zu bilden. Die andere Elektrode wird durch die Gateelektrode eines jeden der Feldeffekttransistoren 21a oder 21b gebildet. Da von der kapazitiven Kupplung zwischen einer Digit-Leitung und einem Eingabeknoten in einer Leseverstärkerschaltung erwartet wird, daß sie eine Kapazität von etwa 0,1 pF hat, können die so miteinander verbundenen Feldeffektransistoren 21a oder 21b eine hinreichende Kapazität bilden, und der durch das Kupplungsmittel eingenommene Raum wird effektiv verringert.
Das Schaltverhalten der statischen Direktzugriffsspeicheranordnung, die die zweite Ausführungsform verkörpert, ist ähnlich jener der ersten Ausführungsform, und eine weitere Beschreibung wird zur Vermeidung von Wiederholungen hier nicht gegeben.
Obwohl bestimmte Ausführungsformen der Erfindung gezeigt und beschrieben wurden, ist es für den Fachmann offensichtlich, daß verschiedene Änderungen und Modifikationen vorgenommen werden können, ohne vom Rahmen der Erfindung abzuweichen. Zum Beispiel kann jede kapazitive Kupplung als Kupplungsmittel verwendet werden, und Feldeffekttransistoren vom p-Kanal-Anreicherungsptyp können gegen Feldeffekttransistoren vom n-Kanal-Anreicherungstyp ausgetauscht werden.

Claims

1. Statische Direktzugriffsspeichervorrichtung, die auf einem einzelnen Halbleiterchip (10) hergestellt ist, mit:

a) einer Mehrzahl Speicherzellen (MC11 bis Mcmn), die in Zeilen und Spalten angeordnet sind und jeweils Datenbits in Form eines Differenzspannungspegels speichern;

b) einer Mehrzahl Digit-Leitungspaare (DL1 bis DLn), die jeweils den Spalten der Mehrzahl Speicherzellen zugeordnet sind und betrieben werden, um die Differenzspannungspegel, die jeweils die Datenbits anzeigen, zu übertragen;

c) einer Mehrzahl Wortleitungen (WLL bis WLm), die jeweils mit den Seilen der Mehrzahl Speicherzellen zugeordnet sind und wahlweise auf einen aktiven Pegel getrieben werden, um die Mehrzahl der Digit-Leitungen mit den mit ihnen verbundenen Speicherzellen zu verbinden;

d) einer Mehrzahl Leseverstärkerschaltungen (141 bis 14n), die jeweils der Mehrzahl Digit-Leitungspaare zugeordnet sind und je ein Eingangsknotenpaar (N16, N17) haben und auf den Differenzspannungspegel an dem zugehörigen Digit- Leitungspaar ansprechen, um so schnell einen Differenzspannungspegel zu entwickeln, der eines der Datenbits an dem zugehörigen Digit-Leitungspaar zwischen den darin vorgesehener internen Knoten (N14/N15) anzeigt; und

e) einer Vorladeschaltung (12), die mit der Mehrzahl Digit- Leitungspaare zum Vorladen auf einen der hohen und niedrigen Spannungspegel verbunden ist,

f) einem Spannungserzeugungsmittel (15), das mit dem Paar Eingabeknoten (N16, N17) einer jeden Leseverstärkerschaltung zum Vorladen der Eingabeknoten verbunden ist;

gekennzeichnet durch:

g) eine Mehrzahl Kopplungsmittel (CP1 bis CPn; 21), die kapazitiv zwischen dem Digit-Leitungspaar und dem Paar Eingabeknoten (N16/N17) der Mehrzahl Leseverstärkerschaltungen verbunden sind, und dadurch, daß

h) das Spannungserzeugungsmittel ein Zwischenspannungserzeugungsmittel (15) ist, um die Eingabeknoten (N16, N17) auf einen Zwischenspannungspegel (Vdd/2) zwischen dem hohen und dem niedrigen Spannungspegel vorzuladen.

2. Direktzugriffsspeichervorrichtung nach Anspruch 1, bei der die Mehrzahl Speicherzellen enthalten:

einen ersten Inverter mit einem Eingabeknoten und einem Ausgabeknoten (N12),

einen zweiten Inverter mit einem Eingabeknoten und einem Ausgabeknoten (N11), die jeweils mit dem Ausgabeknoten bzw. dem Eingabeknoten des ersten Inverters verbunden sind, einen ersten Übertragungstransistor (TR11), der zwischen einer der Teil-Digitleitung des zugehörigen Digit-Leitungspaares und dem Ausgabeknoten des zweiten Inverters geschaltet ist, und

einen zweiten Übertragungstransistor (TR12), der zwischen der anderen Teil-Digitleitung des zugehörigen Digitleitungspaares und dem Ausgabeknoten des ersten Inverters geschaltet ist,

wobei der erste und zweite Transistor durch die zugehörigen Wortleitungen geschaltet werden.

3. Direktzugriffsspeichervorrichtung nach Anspruch 1, bei der jede der Mehrzahl Leseverstärkerschaltungen enthält:

eine erste Reihenschaltung aus einem ersten Feldeffekttransistor (TR18) eines ersten Kanalleitfähigkeitstyps und einem zweiten Feldeffekttransistor (TR19) eines zweiten Kanalleitfähigkeitstyps, der dem ersten Kanalleitfähigkeitstyp entgegengesetzt ist, die zwischen einer Leistungsspannung (Vdd) und einem gemeinsamen Knoten (M13) geschaltet sind,

eine zweite Reihenschaltung aus einem dritten Feldeffekttransistor (TR20) des erstem Kanalleitfähigkeitstyps und einem vierten Feldeffekttransistors (TR2L) des zweiten Kanalleitfähigkeitstyps, die zwischen der Leistungsspannung (Vdd) und dem gemeinsamen Knoten geschaltet sind, und einen fünften Feldeffekttransistor (TR22) des zweiten Kanalleitfähigkeitstyps, der von einem Auswahlsignal abhängig ist und zwischen den gemeinsamen Knoten und einer Konstantspannungsquelle (GND) geschaltet ist,

wobei die Gateelektroden des ersten und dritten Feldeffekttransistors mit einem der Paare interner Knoten zwischen dem ersten und zweiten Feldeffekttransistor verbunden sind, die zweiten und vierten Feldeffekttransistoren jeweils mit ihren Gateelektroden mit dem zugehörigen Paar Eingabeknoten verbunden sind, die anderen des Paares interner Knoten als Ausgabeknoten für jeden der Mehrzahl Leseverstärkerschaltungen dienen, und wobei die Konstantspannungsquelle den niedrigen Spannungspegel erzeugt.

4. Direktzugriffsspeichervorrichtung nach Anspruch 3, bei der die zweiten und vierten Feldeffekttransistoren (TR19/TR21) um den Zwischenspannungspegel in der Verstärkung maximiert sind.

5. Direktzugriffsspeichervorrichtung nach Anspruch 1, bei der die Vorladeschaltung enthält:

eine Mehrzahl Vorladeeinheiten (121 bis 12n), die jeweils mit der Mehrzahl Digit-Leitungspaare verbunden sind, wobei jede der Vorladungseinheiten einen sechsten Feldeffekttransistor (TR13) des ersten Kanalleitfähigkeitstyps und einen siebten Feldeffekttransistor (TR14) des zweiten Kanalleitfähigkeitstyps hat, die jeweils zwischen einer Quelle des Leistungsspannungspegels (Vdd) und dem zugehorigen Digit- Leitungspaar geschaltet sind, wobei die sechsten und siebten Feldeffekttransistoren mit einem Vorladungssignal (PCH) geschaltet werden und die Quelle des Leistungsspannungspegels den Hochspannungspegel erzeugt.

6. Direktzugriffsspeichervorrichtung nach Anspruch 1, wobei jedes der Mehrzahl Verbindungsmittel einen ersten Kondensator (CPA) enthält, der zwischen einer Teil-Digit- Leitung des zugehörigen Digit-Leitungspaares und einem Paar der Ausgabeknoten der zugehörigen Leseverstärkerschaltung geschaltet ist, und einen zweiten Kondensator (CPB), der zwischen der anderen Teil-Digitleitung und dem anderen Eingabeknoten des Paares geschaltet ist.

7. Direktzugriffsspeichervorrichtung nach Anspruch 1, bei der jedes der Mehrzahl Verbindungsmittel hat: einen achten Feldeffekttransistor (21a), dessen Source- und Drainknoten mit einer der Teil-Digitleitungen des zugehörigen Digit-Leitungspaares verbunden sind und dessen Gateelektrode mit einem Eingabeknoten des Paares der zugehörigen Leseverstärkerschaltung verbunden ist, und einen neunten Feldeffekttransistor (29b) dessen Source- und Drainknoten beide mit der anderen Teil-Digitleitung verbunden sind und dessen Gateelektrode mit dem anderen Eingabeknoten des Paares verbunden ist.