DE69124291T2 - Halbleiterspeicher mit verbesserter Leseanordnung - Google Patents

Halbleiterspeicher mit verbesserter Leseanordnung

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Description

  • Die Erfindung betrifft einen dynamischen Halbleiterspeicher und insbesondere seine Leseverstärkeranordnung.
  • Ein typisches Beispiel eines dynamischen Freizugriffsspeichers (DRAM) ist wie in Fig. 1 dargestellt aufgebaut. Wie in Fig. 1 gezeigt, sind zwei Speicherzellfelder MA1 und MA2 in symmetrischer Weise bezüglich eines Spaltendetektors 4 angeordnet. Jedes der Speicherzellfelder umfaßt eine Anzahl von dynamischen Speicherzellen MC, die an den Schnittpunkten einer Anzahl von Paaren von Bitleitungen D, und einer Anzahl von Wortleitungen W1L bis WnL, W1R bis WnR in bekannter Weise angeordnet sind. Reihendekoder 3L und 3R empfangen X-Adressdaten und wählen eine der Wortleitungen des Feldes MA1 bzw. eine der Wortleitungen des Feldes MA2. Der Spaltendetektor 4 empfängt Y-Adressdaten und erzeugt ein Spaltenauswahlsignal YSW, das zum Auswählen eines Paares der Bitleitungen des Feldes MA1 verwendet wird, um es mit einem Paar Busleitungen I/OL zu verbinden, durch Freigeben eines Paares von Spaltenauswahlschaltern SW, und eines Paares von Bitleitungen des Feldes MA2, um es mit einem Paar der Busleitungen I/OR zu verbinden, durch Freigeben eines Paares von Spaltenauswahlschaltern SW.
  • Angenommen, daß beim Datenauslesen Daten, die in einer Speicherzelle MC1 gespeichert sind, auszulesen sind, aktiviert der Reihendekoder 3R die Wortleitung W1R, mit der die auszuwählende Speicherzelle MC1 verbunden ist, in Übereinstimmung mit den X-Adressdaten von außen. Anschließend tritt eine sehr geringe Potentialänderung ΔV auf der Bitleitung D auf, die vorher auf ein Vorladepotential V&sub0;, etwa 1/2 des Spannungsversorgungspotentials VCC, aufgeladen wurde, und diese Potentialänderung ΔV ist durch die folgende Gleichung gegeben, bei der CS die Kapazität der Speicherzelle ist, CD die Gesamtstreukapazität der Bitleitung ist, V&sub0; das Anfangspotential der Bitleitungen D, ist, Vso das Schreibpotential eines Speicherknotens innerhalb der Zelle ist,
  • ΔV = (Vso-V&sub0;) / (1-CD/CS)
  • Im allgemeinen beträgt der Wert ΔV ungefähr 100 mV. Diese sehr geringe Potentialdifferenz in den Bitleitungen wird durch einen Leseverstärker SA verstärkt, und das Potential auf einer der Bitleitungen D, steigt auf das Spannungsversorgungspotential Vcc an, während das andere auf Massepotential fällt. Anschließend wird ein entsprechendes Paar von Spaltenauswahlschaltern SW in Übereinstimmung mit dem Y-Adressignal betrieben, das von außen angegeben wird, um das Signal des Bitleitungpaars D, auf die Busleitungen I/OR zu übertragen. Das auf die Busleitungen I/OR übertragene Lesesignal wird zur Außenseite des Chips durch eine Pufferschaltung (nicht dargestellt) gegeben, die außerhalb des Speicherfeldes angeordnet ist.
  • Die Anzahl der Speicherzellen, die mit einer der Bitleitungen gemäß Fig. 1 verbunden sind, steigt mit der Zunahme der Speicherkapazität der Speicherchips, und die gesamte Streukapazität CD der oben beschriebenen Leitungen neigt dazu, anzusteigen. Somit tendiert das Lesesignal ΔV der Speicherzellen zur Abnahme. Wenn die Verstärkungsgeschwindigkeit des Leseverstärkers SA verzögert wird oder wenn das Lesesignal unterhalb einer Eingabeoffsetspannung ist, kann als Ergebnis ein Fehlbetrieb auftreten. Aus diesem Grund muß die Gesamtstreukapazität CD der Bitleitungen kleingehalten werden. Eins der Verfahren um dieses Ziel zu erreichen besteht darin, daß die Speicherkapazität durch Montieren einer Anzahl von Basisspeicherzellfeldern auf dem gleichen Chip erhöht wird, wie in Fig. 1 dargestellt ist, ohne die Anzahl der Speicherzellen zu erhöhen, die mit jeder Bitleitung in Fig. 1 verbunden sind. Ein zweites Verfahren besteht darin, daß Speicherzelldaten zunächst auf ein Subbitleitungspaar ausgelesen werden und dann auf ein Hauptbitleitungspaar in jeder Spalte übertragen werden.
  • Fig. 2 ist ein Blockdiagramm eines Halbleiterspeichers, der das obengenannte zweite Verfahren anwendet, und Fig. 3 ist ein Schaltungsdiagramm der Anordnung einer Spalte, d.h. des Hauptbitleitungsteils in dem Halbleiterspeicher. In Fig. 3 sind jedoch nur zwei einer Anzahl von Subbitleitungspaaren SBi, , SBj, beispielhaft dargestellt, wobei die anderen weggelassen wurden. In Figuren 2 und 3 sind Leseverstärker 2 für jedes Subbitleitungspaar SB vorgesehen, und Hauptleseverstärker 1 sind für jede Spalte vorgesehen und mit Bitleitungspaaren MB, verbunden. Reihendekoder 3a, 3b sind für das Speicherzellfeld MA1 vorgesehen, und Reihendekoder 3c, 3d sind für das Feld MA2 vorgesehen. Jedes Subbitleitungspaar SB, , beispielsweise SBi, SBi, ist mit einem Paar von Hauptbitleitungen MB, über ein Paar von MOS-Transistoren QT verbunden, das durch ein entsprechendes Subbitleitungs-Auswahlsignal, beispielsweise SSi gesteuert wird, und das Paar der Hauptbitleitungen MB, ist mit den I/O-Bussen I/OL oder I/OR über ein Paar MOS-Transistoren verbunden, die durch ein Spaltenauswahlsignal YSW gesteuert werden.
  • Wie in Fig. 3 dargestellt ist, umfaßt der Hauptleseverstärker 1 eine Differenzschaltung mit einer CMOS-Struktur und wird durch Hauptleseverstärker-Aktivierungssignale MSP und MSEN aktiviert. In ähnlicher Weise ist jeder der Subleseverstärker 2 eine Differenzschaltung mit CMOS-Struktur und wird durch Subleseverstärker-Aktivierungssignale wie SSEPi, SSENi aktiviert. Die beiden Hauptbitleitungen MB, werden durch eine Bitleitungs-Vorladeausgleichsschaltung 5 vorgeladen, die mit einer 1/2-Vcc-Versorgungsleitung HVC verbunden ist und über ein Vorladeausgleichssignal PTL gesteuert wird.
  • Im folgenden wird der Betrieb dieser Schaltung mit Bezug auf Fig. 4 erläutert, die ein Betriebsablaufdiagramm der Schaltung der Fig. 3 ist.
  • Das Vorladeausgleichssignal PDL und das Subbitleitungs-Auswahlsignal SSi sind zum Zeitpunkt t&sub1; auf hohem Pegel (Vcc), und das Wortleitungs-Auswahlsignal WL ist auf niedrigem Pegel. Die Hauptbitleitungen und die Subbitleitungen werden auf den 1/2-Vcc-Pegel des Vorladepegels eingestellt, und die Hauptleseverstärker-Aktivierungssignale MSEP und MSEN und die Subleseverstärker-Aktivierungssignale SSEPi, SSENi werden auch auf den 1/2 Vcc-Pegel eingestellt.
  • Zu einem Zeitpunkt t&sub2; fallen das Vorlade-Ausgleichssignal PDL und das Subbitleitungs-Auswahlsignal, beispielsweise SSi auf den niedrigen Pegel, wobei die Subbitleitungen wie SBi, in einen Schwebezustand gelangen. Wenn eine der Wortleitungen WL in diesem Zustand zum Zeitpunkt t&sub3; auf den hohen Pegel ansteigt, fluktuiert das Potential der Subbitleitung SBi in gewissem Ausmaß in Übereinstimmung mit den in der Speicherzelle MC gespeicherten Daten.
  • Zum Zeitpunkt t&sub4; beginnen die Subleseverstärker-Aktivierungssignale SSEPi und SSENi anzusteigen bzw. abzufallen, der Subleseverstärker 2 wird aktiviert, und die Verstärkung der Potentialdifferenz zwischen den Subbitleitungen beginnt. Nachdem die Potentialdifferenz zwischen den Subbitleitungen des Paares ausreichend ausgedehnt ist, wird das Subbitleitungs-Auswahlsignal SSi zum Zeitpunkt t&sub5; auf den hohen Pegel erhöht, und das Subbitleitungspaar SBi, und das Hauptbitleitungspaar MB, werden elektrisch verbunden. Gleichzeitig steigen bzw. fallen die Hauptleseverstärker-Aktivierungssignale MSEP bzw. MSEN, und der Hauptlesevestärker 1 wird aktiviert.
  • Die beiden oben beschriebenen Maßnahmen zum Reduzieren der Gesamtstreukapazität CD der Bitleitungen umfaßt die folgenden Probleme. Zuerst steigen bei dem Verfahren, bei dem die Speicherzellfelder auf dem gleichen Chip erhöht werden, wie in Fig. 1 dargestellt ist, die Zahlen der Reihen- und Spaltendekoder, Leseverstärker und I/O-Busse, so daß die Fläche des Chips ansteigt. Das Ansteigen der Fläche aufgrund des Vorsehens der Reihen- und Spaltendekoder kann durch Erhöhen der Verdrahtungsschichten reduziert werden, aber die Größe der Leseverstärker kann nicht durch beispielsweise Reduktion der Anzahl von MOS-Transistoren, die sie bilden, reduziert werden, da die Leseverstärker eine vollständige Lesefunktion und eine vollständige Auffrischfunktion haben müssen.
  • Andererseits kann das Beispiel der bekannten Hauptbit/Subbitleitungspaar-Struktur, das in Fig. 2 dargestellt ist, den Aufbau der Subleseverstärker vereinfachen, wie in US-A-4777625 beschrieben ist, und es hat den Vorteil, daß diese Struktur für eine Größenreduktion geeignet ist. Wie in Fig. 4 dargestellt ist, kann jedoch das Subbitleitungspaar mit dem Hauptbitleitungspaar MB, erst verbunden werden, nachdem das Subbitleitungspaar SBi, ausreichend verstärkt wurde. Somit umfaßt dieser Aufbau das Problem, daß die Verzögerung der Betriebsgeschwindigkeit wegen der zweistufigen Verstärkung sehr groß ist.
  • Es ist somit eine Aufgabe der Erfindung, einen Halbleiterspeicher zu schaffen, der mit hoher Geschwindigkeit arbeiten kann.
  • Es ist eine weitere Aufgabe der Erfindung, einen Halbleiterspeicher zu schaffen, der mit minimaler Größe auf einem Halbleiterchip hergestellt werden kann.
  • Diese Aufgaben werden durch einen Halbleiterspeicher gemäß Anspruch 1 gelöst.
  • Die abhängigen Ansprüche betreffen weitere Entwicklungen der Erfindung.
  • Ein erfindungsgemäßer Halbleiterspeicher hat einen Aufbau, bei dem ein Bitleitungspaar, mit dem eine Anzahl von dynamischen Speicherzellen verbunden sind, in eine Anzahl von Subbitleitungspaaren SB1, ..., SBi, ..., SBn, unterteilt sind und ein Hauptbitleitungspaar MB, parallel mit den Subbitleitungspaaren in jeder Spalte angeordnet ist. Die Hauptbitleitung MB ist mit den Subbitleitungen SBn durch erste MIS-Transistoren verbunden, die durch Bitleitungspaar-Auswahlsignale SSi (i = 1-n) gesteuert werden. In entsprechender Weise ist die Hauptbitleitung mit den Subbitleitungen ..., ..., über zweite MIS-Transistoren verbunden, die ebenfalls durch die Signale SSi (i = 1-n) gesteuert werden. Ein dritter MIS-Transistor, dessen Gate mit der Subbitleitung verbunden ist, ist zwischen einer Subleseverstärker-Aktivierungssignalleitung SSENi (i = 1-n), die für jedes Subbitleitungspaar vorgesehen ist, und der Hauptbitleitung MB angeordnet, und ein vierter MIS- Transistor, dessen Gate mit der Subbitleitung SBi verbunden ist, ist zwischen dem Signal SSENi, das oben beschrieben wurde, und der Hauptbitleitung angeordnet.
  • Die Merkmale und Vorteile des erfindungsgemäßen Halbleiterspeichers werden aus der folgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen deutlich. Es zeigen:
  • Fig. 1 ein Beispiel eines grundsätzlichen Layout-Diagramms eines dynamischen Halbleiterspeichers im Stand der Technik;
  • Fig. 2 ein weiteres Beispiel eines grundsätzlichen Layout- Diagramms eines dynamischen Halbleiterspeichers im Stand der Technik;
  • Fig. 3 ein Schaltungdiagramm eines Teils des Speichers der Fig. 2;
  • Fig. 5 ein Schaltungsdiagramm eines ersten Ausführungsbeispiels der Erfindung;
  • Fig. 6 ein Betriebssignaldiagramm des ersten Ausführungsbeispiels;
  • Fig. 7 ein Schaltungsdiagramm eines zweiten Ausführungsbeispiels der Erfindung;
  • Fig. 8 ein Betriebssignaldiagramm des zweiten Ausführungsbeispiels.
  • Im Folgenden werden einige Ausführungsbeispiele der Erfindung mit Bezug auf die Zeichnungen erläutert.
  • Fig. 5 ist ein Schaltungdiagramm eines ersten Ausführungsbeispiels der Erfindung und zeigt eine Schaltung entsprechend dem Teil von einem der Hauptbitleitungspaare in dem Halbleiterspeicher gemäß Fig. 2. Fig. 6 ist ein Betriebssignaldiagramm zur Erläuterung des Schaltungsverhaltens von Fig. 5. Obwohl nur die Subbitleitungspaare SBi, , SBj, und nur zwei Schaltungseinheiten, die diesen beiden Paaren zugeordnet sind, in Fig. 5 dargestellt sind, sind in der Praxis eine Anzahl von Einheiten angeordnet.
  • Eine Vorladungs-Ausgleichsschaltung 5, die durch ein Vorladungsausgleichssignal PDL betrieben wird, umfaßt N-Kanal- MOS-Transistoren QP, QB, die an einem der Enden eines Hauptbitleitungspaares MB, angeordnet sind und hält das Hauptbitleitungspaar und alle Subbitleitungspaare während einer Rückstellzeitspanne auf einem vorgegebenen Vorladepegel. Jedes Subbitleitungspaar wird durch N-Kanal-MOS-Transistoren Q&sub1;&sub1;, Q&sub1;&sub2; vorgeladen, die durch Subbitleitungspaar- Auswahlsignale SSi (i = 1-n) getrieben werden.
  • Andererseits ist ein Hauptleseverstärker 1 am anderen Ende des Hauptbitleitungspaares vorgesehen. Der in Fig. 3 dargestellte Aufbau kann als Aufbau des Hauptleseverstärkers 1 verwendet werden, aber auch andere Schaltungen mit Leseverstärkerfunktion können verwendet werden. Hauptleseverstärker-Aktivierungssignale MSEP, MSEN zum Treiben des Hauptleseverstärkers 1 werden auf einem vorgegebenen Vorladungspegel gehalten, d.h. auf etwa 1/2 des Versorgungsspannungspotentials Vcc beim Rücksetzen, und sie steigen bzw. fallen bei der Aktivierung. Das Hauptleitungsbitpaar MB, wird mit I/O-Bussen I/O, über ein Paar N-Kanal-MOS-Transistoren QYn verbunden, die über ein Spaltenauswahlsignal YSWn betrieben werden.
  • Ein Subleseverstärker 2i, der durch ein Subleseverstärker- Aktivierungssignal SSENi aktiviert wird, ist mit jedem Subbitleitungspaar SBi, verbunden. Das Aktivierungssignal SENi ist ein Signal, das auf einem vorgegebenen Vorladepegel, d.h. ein Potential von etwa 1/2 des Spannungsversorgungspotentials, beim Rückstellen und Abfallen bei der Aktivierung gehalten wird.
  • Eine Reihenschaltung eines N-Kanal-MOS-Transistors QT1, der durch ein Subleseverstärker-Auswahlsignal TGi getrieben wird, und eines N-Kanal-MOS-Transistors QS1, dessen Gate mit der Subbitleitung verbunden ist, ist zwischen die Aktivierungssignalleitung SSENi und die Hauptbitleitung MB geschaltet, und eine Reihenschaltung eines N-Kanal-MOS- Transistors QT2, der durch das Subleseverstärker-Auswahlsignal TGi getrieben wird, und eines N-Kanal-MOS-Transistors QS2, dessen Gate mit der Subbitleitung SBi verbunden ist, ist zwischen die Aktivierungssignalleitung SSENi und die Hauptbitleitung MB eingefügt. Der Subleseverstärker 2i ist aus diesen vier Transistoren TTi, TT2, QS1 und QS2 aufgebaut.
  • Als nächstes wird der Betrieb der Schaltung dieses Ausführungsbeispiels mit Bezug auf Fig. 6 dargestellt. In der Anfangsstufe, zum Zeitpunkt t&sub1;, werden die MOS-Transistoren QY abgeschnitten, um die I/O-Busse I/O, von dem Hauptbitleitungspaar MB, zu trennen. Da zu diesem Zeitpunkt das Vorladeausgleichssignal PDL, das Subbitleitungs-Auswahlsignal wie SSi für jede Subbitleitung und das Subleseverstärker-Auswahlsignal TGi auf hohem Pegel sind, sind alle MOS-Transistoren QP, QB, QT1, QT2, Q&sub1;&sub1; und Q&sub1;&sub2; eingeschaltet, und jedes Subbitleitungspaar SBi, ist auf dem vorgegebenen Vorladepegel. Alle Aktivierungssignale SSENi, MSEP und MSEN sind zu diesem Zeitpunkt auch auf hohem Pegel, die MOS-Transistoren QS1, QS2 sind abgeschnitten, und der Hauptleseverstärker ist zu diesem Zeitpunkt im Rückstellzustand. Die Wortleitung WL ist in einem Nichtauswahlzustand (auf niedrigem Pegel), und alle Speicherzellen sind im Haltezustand.
  • In diesem Zustand fällt zum Zeitpunkt t&sub2; das Vorladeausgleichssignal PDL auf den niedrigen Pegel, und jedes Subbitleitungs-Auswahlsignal wie SSi fällt auch auf den niedrigen Pegel, und jedes Subbitleitungspaar kommt in den schwebenden Zustand. Anschließend fallen alle Subleseverstärker-Auswahlsignale außer dem Subleseverstärker-Auswahlsignal TGi für die auszuwählende Speicherzelle, wie durch die unterbrochene Linie in Fig. 6 dargestellt ist.
  • Anschließend steigt zu einem Zeitpunkt t&sub3; die Wortleitung WL, mit der die auszuwahlende Speicherzelle verbunden ist, auf den hohen Pegel. Zu diesem Zeitpunkt fluktuiert das Potential auf der Subbitleitung SBi ein wenig in Übereinstimmung mit dem Speicherdatum der ausgewählten Speicherzelle. Andererseits verbleibt die Subbitleitung auf dem Anfangswert in diesem Zustand, sie kann aber durch ein Verfahren unter Verwendung einer Pseudozelle od. dgl., falls notwendig, angemessen korrigiert werden.
  • Anschließend beginnt das Subleseverstärker-Aktivierungssignal SSENi zum Zeitpunkt t&sub4; abzufallen. In Übereinstimmung mit diesem Abfall werden die MOS-Transitoren QS1 und QS2 eingeschaltet, und das Potential auf dem Hauptbitleitungspaar MB, beginnt abzufallen, und eine Potentialdifferenz erscheint auch auf dem Hauptbitleitungspaar in Übereinstimmung mit dem Signal, das von dem Subbitleitungspaar ausgelesen wurde. Die Hauptleseverstärker-Aktivierungssignale werden etwa gleichzeitig mit der Erzeugung der Potentialdifferenz aktiviert, und in diesem Fall ist es möglich, nur die P-Kanalseite des Hauptleseverstärkers, mit anderen Worten, nur das Aktivierungssignal MSEP, zuerst ansteigen zu lassen. Dieser Aufbau kann verhindern, daß das Potential auf einer Leitung des Bitleitungspaares MB, mehr als erforderlich abfällt. Wenn der Hauptleseverstärker 1 durch die Aktivierungssignale MSP, MSEN aktiviert wird, wird die Ausdehnung des Differenzpotentials auf dem Hauptbitleitungspaar gefördert.
  • Das Subleseverstärker-Auswahlsignal TGi fällt zu dem Zeitpunkt, bei dem das Differenzpotential auf der Hauptbitleitung einen vorgegebenen Wert wie beispielsweise 200 mV bis 500 mV erreicht, um die MOS-Transistoren QT1, QT2 zum Zeitpunkt t&sub5; abzuschneiden. Dieser Vorgang ist erforderlich, um einen Eindringstrom abzuschneiden, der zwischen den Aktivierungssignalen MSEP-SSENi fließt, wenn das Aktivierungssignal MSEP ansteigt (die MOS-Transistoren QS1, QS2 sind so eingestellt, daß sie mit dem Subbitleitungspotential in der Nähe des Vorladungspegels eingeschaltet sind).
  • Wenn das Auswahlsignal TGi abfällt, beginnt auch das Aktivierungssignal MSEN des Hauptleseverstärkers abzufallen, so daß eine Leitung des Hauptbitleitungspaars zum Versorgungspotential weiter ansteigt und die andere in Richtung auf Massepotential weiter abfällt.
  • Anschließend wird das Subbitleitungs-Auswahlsignal SSi, das die ausgewählte Speicherzelle betrifft, zum Zeitpunkt t&sub6; erhöht, und die Ladung/Entladung des Subbitleitungspaares wird durch das Hauptbitleitungspaar bewirkt. Neubeschreibung der Speicherzelle wird ausgeführt.
  • Falls die Gesamtstreukapazität des Hauptbitleitungspaars größer ist als die Gesamtstreukapazität der Subbitleitungspaare im Betrieb des Ausführungsbeispiels zu einem Zeitpunkt t&sub5;, der oben beschrieben ist, kann der Eindringstrom durch Erhöhen des Subbitleitungs-Auswahlsignals SSi zum Zeitpunkt t&sub5; geprüft werden, um das Potential der einen des Subbitleitungspaares zu senken, anstatt das Subleseverstärker-Auswahlsignal TGi abzusenken.
  • Fig. 7 ist ein Schaltungsdiagramm eines zweiten Ausführungsbeispiels der Erfindung. In der Zeichnung werden gleiche Bezugsziffern zur Bezeichnung gleicher Teile und Signale wie in Fig. 5 verwendet. Fig. 8 ist ein Betriebssignaldiagramm des zweiten Ausführungsbeispiels. Der Unterschied zwischen dem zweiten Ausführungsbeispiel und dem ersten Ausführungsbeispiel besteht darin, daß MOS-Transistoren QS3 und QS4, deren Gates mit den Leitungen des Hauptbitleitungspaars MB, verbunden sind, anstatt der MOS- Transistoren QT1 und QT2 geschaltet sind, die durch das Subleseverstärker-Auswahlsignal TGi gesteuert werden.
  • Der Betrieb wird erläutert. Im Anfangszustand zum Zeitpunkt t&sub1; ist jedes Signal exakt das gleiche wie im ersten Ausführungsbeispiel. Das Vorladeausgleichssignal PDL und das Subbitleitungs-Auswahlsignal SSi fallen zum Zeitpunkt t&sub2;, die ausgewählte Wortleitung WL steigt dann an einem Zeitpunkt t&sub3;, und das Datum der Speicherzelle wird auf die Subbitleitung SBi ausgelesen. Anschließend beginnt das Subleseverstärker-Aktivierungssignal SSENi zu einem Zeitpunkt t&sub4; abzufallen, die MOS-Transistoren QS1, QS2 und QS3, QS4 werden eingeschaltet, und das Potential auf dem Hauptbitleitungspaar MB, beginnt ebenfalls abzufallen. Das Differenzpotential wird jedoch in Übereinstimmung mit den Daten auf dem Subbitleitungspaar größer. Zu diesem Zeitpunkt schaltet die Hauptbitleitung, beispielsweise die Bitleitung MB, die ein geringeres Potential aufweist, den MOS-Transistor QS4, der mit dem Gate verbunden ist, aus und verhindert einen unnötigen Abfall der Hauptbitleitung MB sowie den Eindringstrom. Das Hauptleseverstärker-Aktivierungssignal MSEP wird etwa zum Zeitpunkt t&sub4; erhöht, um die Verstärkung des Signals auf dem Hauptbitleitungspaar MB und zu beschleunigen, und um anschließend das Aktivierungssignal MSEN zu vermindern. Das Subbitleitungs-Auswahlsignal SSi wird zu einem Zeitpunkt t&sub5; erhöht, bei dem das Differenzpotential auf der Hauptbitleitung den vorgegebenen Wert erreicht, wodurch ein Neuschreiben der Speicherzelle in derselben Weise wie im ersten Ausführungsbeispiel durchgeführt wird.
  • Bei diesem Ausführungsbeispiel ist der MOS-Transistor der durch das Ausgleichssignal PBL betrieben wird, der Vorlade-Ausgleichsschaltung 5 zuaddiert, und dieser Transistor wird verwendet, um das Differenzpotential zu eliminieren und den Betrieb zu stabilisieren, wenn das Differenzpotential aus irgendeinem Grunde in dem Hauptbitleitungspaar zum Zeitpunkt t&sub4; erzeugt wird und einen instabilen Betrieb verursacht. Das Ausgleichssignal PBL fällt nach der Aktivierung des Leseverstärkers.
  • Wie oben beschrieben wurde, bildet die vorliegende Erfindung den Subleseverstärker durch Verwendung nur einer Art von MOS-Transistoren und überträgt das Differenzpotential des Subbitleitungspaars auf die Hauptbitleitungen durch die MOS-Transistoren des Subleseverstärkers, der zwischen die Subleseverstärker-Aktivierungssignalleitung und die Hauptbitleitung geschaltet ist. Aufgrunddessen kann die vorliegende Erfindung die folgenden Effekte produzieren:
  • (1) Da die Zeit zum Verstärken der Daten auf dem Subbitleitungspaar durch die Subleseverstärker nicht erforderlich ist, kann die Übertragungsgeschwindigkeit verbessert werden.
  • (2) Da die Subleseverstärker kompakt gestaltet werden können, wird eine Hochintegration des Halbleiterspeichers möglich. Da die Anzahl der Unterteilungen durch die Subbitleitungen erhöht werden kann, ohne die Chipfläche im Vergleich mit der bekannten Vorrichtung zu erhöhen, wird ein stabiler Betrieb selbst dann möglich, wenn geringere Zellenkapazität und auch ein geringer Spielraum für Variationen beim Herstellungsprozeß vorliegen.

Claims (3)

1. Halbleiterspeicher mit:
einer Anzahl von Speicherzelien (MC), die in Reihen und Spalten angeordnet sind,
einer Anzahl von Paaren von Hauptbitleitungen (MB, ), wobei jedes Paar in einer entsprechenden Spalte angeordnet ist,
einer Anzahl von Hauptleseverstärkern (1), die jeweils für jede der Spalten vorgesehen sind und mit jedem der Paare von Hauptbitleitungen (MB, ) verbunden sind,
einer Anzahl von Paaren von Subbitleitungen (SB, ), die jeweils für jede der Spalten vorgesehen sind,
wobei jede der Speicherzellen (MC) mit einer zugeordneten der Subbitleitungen (SB, ) verbunden ist,
einer Anzahl von Paaren von Schaltelementen (Q11, Q122; QT1, QT2), die jeweils zwischen jedes der Paare der Subbitleitungen (SB, ) und ein zugeordnetes der Paare der Hauptbitleitungen (MB, ) geschaltet sind,
einer Anzahl von Subleseverstärkern (2), die jeweils für die Paare der Subbitleitungen (SB, ) vorgesehen sind, ersten Steuermitteln (SSEN), die mit Steuerknoten der Subleseverstärker (2) verbunden sind, zum selektiven Freigeben eines der Subleseverstärker in jede der Spalten,
zweiten Steuermitteln (MSEP, MSEN), die mit den Hauptleseverstärkern (2) verbunden sind, zum operativen Freigeben des Hauptleseverstärkers, nachdem die Subleseverstärker selektiv freigegeben sind, und
dritten Steuermitteln (SS), die mit der Anzahl von Paaren der Schaltelemente (Q11, Q12) verbunden sind, um eines der Schaltelemente, das dem ausgewählten Subleseverstärker zugeordnet ist, leitfähig zu machen,
wobei jeder der Subleseverstärker (2) ein Paar von Eingangsknoten aufweist, die mit einem zugeordneten der Paare der Subbitleitungen (SB, ) verbunden sind, und ein Paar von Ausgangsknoten, die mit einem zugeordneten der Paare der Hauptbitleitungen (MB, ) verbunden sind, dadurch gekennzeichnet, daß jeder der Subleseverstärker (2) eine Reihenschaltung eines ersten und eines zweiten Feldeffekttransistors (QS1, QT2; QS1, QS3) aufweist, die zwischen einem Zugeordneten der Steuerknoten und eine Hauptbitleitung des zugeordneten Paars der Hauptbitleitungen (MB, ) geschaltet ist, und eine zweite Reihenschaltung eines dritten und eines vierten Feldeffekttransistors (QS2, QT2; QS2, QS4), die zwischen den Zugeordneten der Steuerknoten und die andere Hauptbitleitung des zugeordneten Paares der Hauptbitleitungen (MB, ) geschaltet ist, wobei die Gates des ersten und des dritten Transistors (QS1, QS2) mit dem Paar ihrer Eingangsknoten verbunden sind und der erste und vierte Transistor (QT1, QT2; QS3, QS4) zumindest dann leitend gemacht werden, wenn ein zugeordneter Subleseverstärker (2) ausgewählt ist.
2. Halbleiterspeicher nach Anspruch 1, wobei die Gates des zweiten und vierten Transistors (QT1, QT2; QS3, QS4) mit einem ersten Steuersignal (TG) beliefert werden, das aktiviert wird, wenn der zugeordnete Subleseverstärker (2) ausgewählt wird.
3. Halbleiterspeicher nach Anspruch 2, wobei die Gates des zweiten und des vierten Transistors (QT1, QT2; QS3, QS4) mit einer jeweiligen zugeordneten der Hauptbitleitungen (MB, MB) innerhalb jedes der Paare der Hauptbitleitungen verbunden sind.
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