DE69623466T2 - Einseitiges lesen unter verwendung von bitleitungen für dram - Google Patents

Einseitiges lesen unter verwendung von bitleitungen für dram

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DE69623466T2
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sense amplifier
digit line
memory cell
circuit
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L. Casper
Mirmajid Seyyedy
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Description

  • Die vorliegende Erfindung betrifft allgemein integrierte dynamische Speicherschaltungen, und insbesondere betrifft die vorliegende Erfindung Leseschaltungen darin.
  • Integrierte Speicherschaltungen sind zunehmend dichter geworden, da der Bedarf nach Speicherplatz zunimmt. Während Herstellungstechniken und Designoptionen ziemlich erfolgreich gewesen sind, stetige Zunahmen des Speicherplatzes von Designgeneration zur Generation zu erhalten, dauert der Bedarf nach dichter belegten Schaltungen an.
  • Eine dynamische Direktzugriffsspeicher- (DRAM-) Vorrichtung besteht aus einer Anordnung einzelner Speicherzellen. Jede Speicherzelle weist einen Kondensator auf, der fähig ist, eine Ladung zu halten, und einen Zugriffstransistor, um auf die Kondensatorladung zuzugreifen. Die Ladung wird als ein Datenbit bezeichnet und kann entweder eine hohe Spannung oder eine niedrige Spannung aufweisen. Daten können entweder in den Speicherzellen während einer Schreibbetriebsart gespeichert werden, oder Daten können aus den Speicherzellen während einer Lesebetriebsart abgerufen werden. Die Daten werden auf Signalleitungen übertragen, die als Bit- oder Ziffernleitungen bezeichnet werden, die durch Transistoren, die als Schaltvorrichtungen verwendet werden, mit Eingangs-/Ausgangsleitungen gekoppelt sind. Für jedes gespeicherte Datenbit ist sein logischer Zustand auf einer I/O-Leitung verfügbar und sein komplementärer logischer Zustand ist auf einer I/O-Komplementärleitung verfügbar. Folglich weist jede Speicherzelle zwei Ziffernleitungen auf, Ziffer und Ziffernkomplement.
  • Typischerweise sind die Speicherzellen in einem Feld angeordnet, und jede Zelle weist eine Adresse auf, die ihren Ort im Feld identifiziert. Das Feld weist eine Konfiguration sich schneidender Reihen auf, und es ist eine Speicherzelle mit jedem Schnittpunkt verbunden. Um aus einer Zelle zu lesen oder in sie zu schreiben, muß die fragliche bestimmte Zelle ausgewählt oder adressiert werden. Die Adresse für die ausgewählte Zelle wird durch Eingangsignale in einen Reihendecoder und in einen Spaltendecoder repräsentiert. Der Reihendecoder aktiviert als Reaktion auf die Reihenadresse eine Wortleitung. Die ausgewählte Wortleitung aktiviert die Zugriffstransistoren für jede der Speicherzellen, die mit der ausgewählten Wortleitung in Verbindung stehen. Der Spaltendecoder wählt als Reaktion auf die Spaltenadresse ein Ziffernleitungspaar aus. Für eine Leseoperation aktiviert die ausgewählte Wortleitung die Zugriffstransistoren für eine gegebene Reihenadresse, und die Daten werden auf die Ziffernleitungspaare aufgeschaltet.
  • Herkömmliche dynamische Speicher verwenden Speicherzellen, die als Kondensatoren in einer integrierten Schaltung gefertigt sind, um Daten zu speichern. Das heißt, eine logische "1" wird als eine Ladung im Kondensator gespeichert, und der Kondensator wird für eine logische "0" entladen. Die Ziffernleitungspaare sind als Metalleitungen auf der integrierten Schaltung und mit den Speicherzellen zur Übertragung von Daten verbunden, die in den Speicherzellen gespeichert sind. Es werden Leseverstärker genutzt, um kleine Differenzen auf den Ziffernleitungen abzufühlen und die Ziffernleitungen auf die vollen Versorgungsspannungen zu treiben, um entweder die Speicherzellen zu lesen oder in sie zu schreiben. Obwohl einzigartige Herstellungstechniken und Verfahren entwickelt worden sind, um die Größe der Speicherzellen und des Zugriffsschaltungskomplexes zu reduzieren, schaffen die physikalischen Abstandserfordernisse für die Ziffernleitungsarchitektur eine Barriere bei der Maximierung der verfügbaren Chipfläche. Das heißt, die Reduzierung der Speicherzellengröße kann infolge der Ziffernleitungspaare nicht vollständig verwertet werden.
  • Aus den oben festgestellten Gründen und aus anderen Gründen, die unten angegeben werden, die Fachleuten beim Lesen und Verstehen der vorliegenden Beschreibung deutlich werden, gibt es in der Technik einen Bedarf nach einem Leseschaltungskomplex, der den Bedarf an Chipfläche reduziert, wodurch dichter belegte Speicher gestattet werden.
  • Es ist aus US-A-4625300 bekannt, eine Speicherzelle unter Verwendung einer einzigen Ziffernleitung zu lesen, die mit einem Differential-Leseverstärker gekoppelt ist, der Knoten aufweist, die abgeglichen werden, indem die Knoten über einen Erdungstransistor mit Masse verbunden werden. Die Oberbegriffe der unabhängigen Ansprüche beruhen auf dieser Offenbarung.
  • Die vorliegende Erfindung strebt danach, ein Verfahren und eine Vorrichtung bereitzustellen, in der der Abgleich verbessert wird.
  • Aspekte der Erfindung werden in den abhängigen Ansprüchen 1 und 6 dargelegt.
  • Die vorliegende Erfindung beschäftigt sich mit den obenerwähnten Problemen der Zunahme der Belegung von integrierten Speicherschaltungen und mit anderen Problemen, und sie wird durch Lesen und Studieren der folgenden Beschreibung verstanden werden. Es wird eine dynamische Speicherschaltung beschrieben, die einen Leseschaltungskomplex verwendet, der die Anzahl der Metallziffernleitungen reduziert, die benötigt werden, um auf die Speicherzellen zuzugreifen.
  • Insbesondere beschreibt die vorliegende Erfindung eine integrierte Schaltung, die eine integrierte Schaltung mit mehreren Speicherzellen-Kondensatoren, mehrere Zugriffsvorrichtungen, die mit den mehreren Speicherzellen-Kondensatoren und einer Ziffernleitung verbunden sind, die jeweils zum selektiven Verbinden einer der mehreren Speicherzellen-Kondensatoren mit der Ziffernleitung dienen, und eine Leseverstärker-Schaltung mit ersten und zweiten Knoten aufweist, die jeweils selektiv mit der Ziffernleitung verbunden sind.
  • Die integrierte Schaltung kann ferner eine Isolationsschaltung aufweisen, die zum selektiven Verbinden des ersten Knotens mit der Ziffernleitung elektrisch zwischen dem ersten Knoten der Leseverstärker-Schaltung und der Ziffernleitung angeordnet ist. Es kann zum selektiven Verbinden des zweiten Knotens mit der Ziffernleitung auch eine Isolationsschaltung elektrisch zwischen dem zweiten Knoten der Leseverstärker-Schaltung und der Ziffernleitung angeordnet sein.
  • In einer Ausführungsform weist die integrierte Schaltung eine Abgleichschaltung zum Abgleichen der Leseverstärker- Schaltung auf. Diese Abgleichschaltung kann einen Transistor aufweisen, dessen Source-Anschluß mit dem ersten Knoten verbunden ist und dessen Drain-Anschluß mit einem zweiten Knoten der Leseverstärker-Schaltung verbunden ist.
  • In einer alternativen Ausführungsform weist eine integrierte dynamische Speicherschaltung mehreren Speicherzellen-Kondensatoren, mehreren Zugriffsvorrichtungen auf, die mit den mehreren Speicherzellen-Kondensatoren und einer Ziffernleitung verbunden sind, die jeweils zum selektiven Verbinden eines der mehreren Speicherzellen-Kondensatoren mit der Ziffernleitung dienen. Es ist ein Leseverstärker vorgesehen, der erste und zweite Knoten aufweist. Eine erste Isolationsschaltung ist zum selektiven Isolieren des ersten Knotens von der Ziffernleitung elektrisch zwischen dem ersten Knoten des Leseverstärkers und der Ziffernleitung angeordnet, und eine zweite Isolationsschaltung ist zum selektiven Isolieren des zweiten Knotens von der Ziffernleitung elektrisch zwischen dem zweiten Knoten des Leseverstärkers und der Ziffernleitung angeordnet.
  • In noch einer weiteren Ausführungsform wird ein Verfahren zum Abfühlen von Daten beschrieben, die in mehreren dynamischen Speicherzellen-Kondensatoren gespeichert sind. Das Verfahren weist die Schritte auf: Abgleichen einer Leseverstärker-Schaltung, die einen ersten Knoten und einen zweiten Knoten aufweist, die selektiv mit einer Ziffernleitung verbunden werden, elektrisches Isolieren des zweiten Knotens der Leseverstärker- Schaltung und Lesen der Daten, die in einem Kondensator einer dynamischen Speicherzelle gespeichert sind. Der Schritt des Lesens der Daten, die im Kondensator einer dynamischen Speicherzelle gespeichert sind, kann die Schritte aufweisen: selektives Verbinden eines Kondensators einer dynamischen Speicherzelle mit der Ziffernleitung, elektrisches Isolieren des ersten Knotens der Leseverstärker-Schaltung von der Ziffernleitung, und Verwenden der Leseverstärker-Schaltung, wobei eine Differenzspannung zwischen dem ersten Knoten und dem zweiten Knoten abgefühlt wird. Zusätzlich kann der Schritt des Abgleichens der Leseverstärker-Schaltung die Schritte aufweisen; elektrisches Isolieren des ersten Knotens der Leseverstärker-Schaltung von der Ziffernleitung, selektives Verbinden des zweiten Knotens mit der Ziffernleitung, und Aktivieren eines Transistors, dessen Source-Anschluß mit dem ersten Knoten verbunden ist und dessen Drain-Anschluß mit dem zweiten Knoten verbunden ist.
  • Fig. 1 ist ein schematisches Diagramm einer verwandten Speicher-Leseschaltung;
  • Fig. 2 ist ein Zeitdiagramm der Leseschaltung der Fig. 1;
  • Fig. 3 ist ein schematisches Diagramm einer Leseschaltung der vorliegenden Erfindung;
  • Fig. 4 ist ein Zeitdiagramm der Schaltung in Fig. 3;
  • Fig. 5 ist ein alternatives Zeitdiagramm der Schaltung in Fig. 3;
  • Fig. 6 ist ein detailliertes Diagramm einer Lese- und Abgleichoperation;
  • Fig. 7 ist ein detailliertes Diagramm einer alternativen Abgleichoperation.
  • Fig. 8 ist ein vereinfachtes Layout einer verwandten Speicherschaltung; und
  • Fig. 9 ist ein vereinfachtes Layout einer Speicherschaltung, die die vorliegende Erfindung enthält.
  • Auf Fig. 1 bezugnehmend, wird ein Abschnitt eines herkömmlichen Zugriffsschaltungskomplexes für einen dynamischen Speicher beschrieben. Ein Speicherfeld 100 weist mehrere Speicherzellen 102(0)-(n) auf, die als Kondensatoren gefertigt sind, deren eine kapazitive Platte als eine gemeinsame Zellenplatte 104 ausgebildet ist und deren anderer Knoten mit einem Zugriffstransistor 106(0)-(n) verbunden ist. Jeder Zugriffstransistor ist ein n-leitender Transistor, dessen Gate-Anschluß mit einer Wortleitung 108(0)-(n) verbunden ist. Die Zellenplatte 104 ist typischerweise auf die Hälfte der Betriebsspannung (Vcc) durch einen (nicht gezeigten) Vorspannungs-Source-Anschluß vorgespannt.
  • Ziffernleitungen 110 und 112 sind jeweils mit einigen der Zugriffstransistoren und Speicherzellen verbunden. Wenn die Zugriffstransistoren 106 selektiv aktiviert werden, wird die in der entsprechenden Speicherzelle 102 gespeicherte Ladung an eine der Ziffernleitungen gekoppelt. Es werden n-leitende Isolationstransistoren 114 und 116 verwendet, um die Ziffernleitungen 110 bzw. 112 von sowohl dem N-Leseverstärker 118 als auch dem P-Leseverstärker 120 zu isolieren. Ein Abgleichtransistor 122 wird verwendet, um die Knoten der Leseverstärker auf dieselbe Spannung abzugleichen, wie unten beschrieben.
  • Im Betrieb kann auf die in den Speicherzellen gespeicherten Daten gemäß dem in Fig. 2 gezeigten Prozeß zugegriffen werden und sie gelesen werden. Der erste Schritt ist es, die Knoten 129 und 131 der Leseverstärker 118 und 120 auf Vcc/2 abzugleichen, die durch eine (nicht gezeigte) Vorspannungsschaltung geliefert wird, indem der Gate-Anschluß des Transistors 122 (EQ) auf hohen Pegel gehalten wird. Die Differenzspannung an den Leseverstärkern ist daher null, wobei jeder Knoten eine bevorzugte Spannung der halben Betriebsspannung (Vcc) aufweist. Der nächste Schritt ist es, die Isolationstransistoren 114 und 116 aktivieren, indem ihre Gate-Abschlüsse (ISO A bzw. ISO B) mit einer hohen Spannung versehen werden. Dies verbindet die Ziffernleitungen 110 und 112 mit den Leseverstärkern 118 und 120 und läßt es zu, daß sich die Ziffernleitungen ebenfalls auf Vcc/ 2 stabilisieren. Einer der Speicherzellen-Zugriffstransistoren 106(0)-(n) wird dann selektiv aktiviert, indem die Spannung des Gate-Anschlusses der zugehörigen Wortleitung 108(0)-(n) angehoben wird. Die Ladung oder das Fehlen der Ladung, die in der ausgewählten Speicherzelle 102 gespeichert ist, wird dann mit einer der Ziffernleitungen geteilt. Wenn eine logische "eins" im Kondensator gespeichert wird, wird die zugehörige Ziffernleitung zum Beispiel um eine Spannung von annähernd 100 mV leicht angehoben. Es wird zu verstehen sein, daß die mit der Ziffernleitung geteilte Ladung direkt von der Ladung abhängt, die in der Speicherzelle gespeichert ist. Wenn die Speicherzelle ungeladen ist, wird die Ziffernleitungsspannung zum Beispiel um 100 mV fallen.
  • Wie einem Fachmann bekannt ist, fühlen der N-Leseverstärker 118 und der P-Leseverstärker 120 eine Differenz zwischen den Ziffernleitungen ab und treiben als Reaktion die Ziffernleitungen auf die vollen Betriebsspannungen. Der N-Leseverstärker 118 weist zwei N-Kanal-Transistoren auf, deren Gate-Abschlüsse mit dem Source-Anschluß des anderen Transistors kreuzgekoppelt sind. Die Drain-Anschlüsse jedes Transistors sind miteinander verbunden und werden durch eine NLat-Leitung gesteuert. Die NLat-Leitung ist typischerweise auf denselben Pegel vorgeladen, auf dem die Knoten 129 und 131 abgeglichen worden sind, Vcc/2. Die Spannung auf der NLat-Leitung wird gesenkt, um eine hohe Spannung an einem der Knoten abzufühlen. Nimmt man zum Beispiel an, daß der Knoten 129 um 100 mV über dem Knoten 131 liegt, dann wird der Transistor 119 beginnen, sich einzuschalten, wenn die NLat um eine Schwellenspannung unter den Knoten 129 fällt. Der Knoten 131 wird dann auf NLat gezogen, um sicherzustellen, daß der Transistor 117 sich nicht einschaltet. Entsprechend weist der P-Leseverstärker 120 zwei kreuzgekoppelte P-Kanal-Transistoren 121 und 125 auf. Die Drain-Anschlüsse jedes Transistors sind miteinander verbunden und werden durch eine PLat-Leitung gesteuert. Die PLat-Leitung ist typischerweise auf denselben Pegel vorgeladen, auf dem die Knoten 129 und 131 abgeglichen worden sind, Vcc/2. Die Spannung auf der PLat-Leitung wird angehoben, um eine niedrige Spannung an einem der Knoten abzufühlen. Nimmt man zum Beispiel an, daß der Knoten 131 100 mV unter dem Knoten 129 liegt, dann wird der Transistor 121 beginnen, sich einzuschalten, wenn die PLat um eine Schwellenspannung über den Knoten 131 steigt. Der Knoten 129 wird dann auf PLat gezogen, um sicherzustellen, daß sich der Transistor 125 nicht einschaltet. Die NLat und PLat werden auf die vollen Betriebsspannungen getastet, Masse bzw. Vcc. Wenn eine der Ziffernleitungen höher liegt, wird daher die Ziffernleitung auf Vcc getreiben, während die komplementäre Ziffernleitung auf Masse gezogen wird.
  • Wie in Fig. 2 zu sehen ist, sind die Spannungen auf den Ziffernleitungen gleich, bis kurz nachdem die Wortleitung aktiviert wird. Die N-Leseverstärker wird zuerst getastet, um eine Leitung auf einen niedrigen Pegel zu treiben, und dann wird der P-Leseverstärker getastet, um die andere Leitung auf hohen Pegel zu treiben. Die Ziffernleitungen bleiben in diesen vollen Betriebspannungspegeln verriegelt, bis der Abgleichtransistor 122 erneut aktiviert wird. Während der Zeit, in der die Wortleitung sich auf einem hohen Pegel befindet und die Ziffernleitungen verriegelt sind, wird die Speicherzelle aufgefrischt.
  • Wie oben angegeben, sind die Ziffernleitungen als Metalleitungen gefertigt, die eine verhältnismäßig hohe Bindung der Chipfläche benötigen, und schaffen eine Barriere, die Dichte einer Speichervorrichtung zu erhöhen. Es wäre daher vorteilhaft, die Anzahl der Ziffernleitungen zu reduzieren. Fig. 3 stellt eine Leseschaltung der vorliegenden Erfindung dar. Ein Speicherfeld 123 besteht aus Speicherzellen 126(0)-(n), die als Kondensatoren gefertigt sind, wobei ein Knoten mit einer gemeinsamen Zellenplatte 127 verbunden ist. Die Zellenplatte ist durch eine (nicht gezeigte) Vorspannungsschaltung auf die Hälfte von Vcc vorgespannt. Die andere Platte jeder Speicherzelle 126 ist mit einem der n-leitenden Zugriffstransistoren 128(0)- (n) verbunden. Die Zugriffstransistoren sind mit einer Ziffernleitung 124 verbunden, und ihr Gate-Anschluß ist mit einer der Wortleitungen 130(0)-(n) verbunden. Es ist ein Isolationstransistor 132 vorgesehen, um selektiv die Ziffernleitung 124 vom Knoten 135 sowohl des N-Leseverstärkers 136 als auch des P-Leseverstärkers 138 zu isolieren. Ebenso ist ein n-leitender Isolations-/Abgleichtransistor 134 zwischen einem Knoten 137 des Leseverstärkers und der Ziffernleitung 124 geschaltet. Es ist ein n-leitender Abgleichtransistor 139 vorgesehen, um die Knoten 135 und 137 des Leseverstärkers auf eine gemeinsame Spannung abzugleichen. Wie unten beschrieben, liegt diese gemeinsame Spannung vorzugsweise nahe Vcc/2.
  • Auf Fig. 4 bezugnehmend, werden, um Daten zu lesen, die in einer Speicherzelle 126 gespeichert sind, die Ziffernleitung 124 und der Knoten 135 und 137 des Leseverstärkers abgeglichen, indem der Gate-Anschluß des Transistors 139 (EQ) aktiviert wird. Der Transistor 134 wird dann ausgeschaltet, indem seine Gate-Spannung (ISO Equil) gesenkt wird. Vor dem Lesen gespeicherter Daten wird der Abgleichtransistor 139 ausgeschaltet. Die Spannung am Knoten 137 wird heruntergekoppelt, wenn der Transistor 139 ausgeschaltet wird. Zum Beispiel fällt die Spannung am Knoten 137 um annähernd 20 mV, wenn der Transistor 139 ausgeschaltet wird. Der Knoten 135 bleibt jedoch verhältnismäßig unverändert, da die große Kapazität auf der Ziffernleitung 124 der Koppelungswirkung des Transistors 139 widersteht und eine verhältnismäßig stabile Spannung beibehält. Es wird daher zu verstehen sein, daß sofort eine kleine Differenzspannung zwischen den Leseverstärker-Knoten 135 und 137 angelegt wird, wenn der Transistor 139 ausgeschaltet wird. Da die typische Differenz, die von in einer Speicherzelle gespeicherten Daten herrührt, annähernd 100 mV beträgt, ist eine Differenz von 20 mV, die sich aus der Kopplung ergibt, bedeutend und muß berücksichtigt werden, wie unten erläutert.
  • Der Knoten 137 ist mit der Abgleichspannung verriegelt, abzüglich dem Kopplungseffekt. Einer der Zugriffstransistoren 128(0)-(n) wird selektiv aktiviert, indem die entsprechende Wortleitung 130(0)-(n) angehoben wird. Die Ladung oder das Fehlen der Ladung, die in der Speicherzelle gespeichert ist, wird mit der Ziffernleitung und dem Leseverstärker-Knoten 135 geteilt. Die Änderung der Spannung auf der Ziffernleitung hängt von der Ladung ab, die in der Speicherzelle gespeichert ist, typischerweise beträgt diese Spannungsdifferenz, wie oben angegeben, annähernd ±100 mV.
  • Nachdem die Ladung an die Ziffernleitung gekoppelt worden ist, wird der Isolationstransistor 132 ausgeschaltet, indem seine Gate-Spannung (ISO Digit) gesenkt wird, um den Knoten 135 von der ausgewählten Ziffernleitung zu isolieren. Durch Isolieren des Knotens 135 von der Ziffernleitung 124 wird die Kapazität der Ziffernleitung 124 beseitigt, und der Knoten 135 wird um denselben Betrag heruntergekoppelt, um den der Knoten 137 heruntergekoppelt wurde. Die Gesamtdifferenz zwischen den Leseverstärker-Knoten 135 und 137 ist daher gleich der Ladung, die in der ausgewählten Speicherzelle gespeichert ist.
  • Die Leseverstärker werden dann unter Verwendung von NLat und PLat getastet, um den Knoten 135 auf den geeigneten Versorgungspegel zu treiben, wie einem Fachmann bekannt ist. Das heißt, wenn der Knoten 135 über dem Abgleichpegel liegt, wird der Knoten auf Vcc getrieben, und wenn der Knoten 135 unter dem Abgleichpegel liegt, wird er auf Masse getrieben. Der Isolationstransistor 132 wird dann reaktiviert, indem ISO Digit so angehoben wird, daß die gesamte Ziffernleitung 124 auf die geeignete Versorgungsspannung gehen kann und die Speicherzelle aufgefrischt werden kann. Nachdem die Wortleitung 130 auf einen niedrigen Pegel zurückkehrt, kann der Abgleichtransistor reaktiviert werden, um sicherzustellen, daß beide Knoten der Leseverstärker und die Ziffernleitung abgeglichen sind.
  • Die Knoten 135 und 137 durch den Transistor 139 zu verbinden, während die Leseverstärker aktiviert sind, wird zu einem Querstrom im Leseverstärker führen. Dieser Querstrom kann verhältnismäßig groß und wirtschaftlich unerwünscht sein. Es wird zu verstehen sein, daß wenn ein Leseverstärker Knoten ursprünglich auf Vcc liegt und der andere auf Masse liegt, der sich ergebende Abgleichpegel nahe Vcc/2 liegen wird.
  • Alternativ kann der Transistor 134 verwendet werden, um den Knoten 137 selektiv mit der Ziffernleitung 124 zu verbinden, um den Leseverstärker abzugleichen, indem der Knoten 137 in einen entgegengesetzten Zustand gezwungen wird. Das heißt, indem zuerst der Knoten 135 von der Ziffernleitung 124 isoliert wird und dann der Transistor 134 aktiviert wird, wird der Leseverstärker die Spannung auf der Ziffernleitung dazu zwingen, ihren Zustand zu ändern. Wenn sich zum Beispiel die Ziffernleitung auf einer "eins" befindet, wenn der Transistor 134 aktiviert wird, wird die Spannung auf der Ziffernleitung durch den N-Leseverstärker dazu gezwungen, auf einen niedrigen Pegel überzugehen. Es wird zu verstehen sein, daß dadurch, daß der Knoten 135 konstant gehalten wird und der Transistor 134 verwendet wird, Querströme vermieden werden können. Eine (nicht gezeigte) Trigger- oder Folge-Schaltung kann verwendet werden, um die Spannung auf einem Pegel nahe Vcc/2 zu verriegeln. Eine Ausführungsform wäre es, eine Zeitgeberschaltung zu verwenden, um den Abgleichtransistor 139 einzuschalten und den Leseverstärker 136 und 138 auszuschalten.
  • Fig. 5 stellt das Timing dieser alternativen Abgleichschaltung dar. Der Abgleichtransistor 139 wird ausgeschaltet, indem seine Gate-Spannung (EQ) gesenkt wird. Der Transistor 134 wird ausgeschaltet, indem seine Gate-Spannung ISO Equil gesenkt wird. Eine Wortleitung 130 wird angehoben, um auf eine Speicherzelle 126 zuzugreifen, und der Transistor 132 wird deaktiviert, indem seine Gate-Spannung (ISO Digit) gesenkt wird. Die Leseverstärker werden unter Verwendung von NLat und PLat getastet, und der Transistor 132 wird reaktiviert, um die Speicherzelle aufzufrischen. Nachdem die Wortleitung auf einen niedrigen Pegel zurückgekehrt ist, wird der Transistor 132 ausgeschaltet, um die Ziffernleitung 124 vom Knoten 135 zu isolieren. Der Transistor 134 wird aktiviert, indem seine Gate-Spannung (ISO Equil) angehoben wird, und der Knoten 137 wird mit der Ziffernleitung verbunden. Die Leseverstärker wird die Ziffernleitung dazu zwingen, damit zu beginnen, ihre Zustände zu ändern, indem die Ziffernleitung entweder geladen oder entladen wird. Wenn die Spannung auf der Ziffernleitung annähernd Vcc/2 beträgt, wird eine Zeitgeber- oder Trigger-Schaltung den Abgleichtransistor 139 aktivieren und den Leseverstärker ausschalten. Beide Knoten 135 und 137 werden daher abgeglichen und der Transistor 132 wird aktiviert. Schließlich wird der Transistor 134 ausgeschaltet.
  • Eine optionale Vorspannungsschaltung 141 wird in Fig. 3 gezeigt. Diese Schaltung kann verwendet werden, um die Ziffernleitung 142 auf einen vorbestimmten Spannungspegel vorzuspannen. Durch Aktivieren der Transistoren 132 und 139 könnten die Knoten der Leseverstärker auf den vorbestimmten Spannungspegel abgeglichen werden. Diese Abgleichoption erfordert eine zusätzliche Chipfläche und ist daher wirtschaftlich weniger wünschenswert als die anderen Abgleichschaltungen.
  • Fig. 6 ist ein detaillierteres Diagramm einer Leseoperation an einer ausgewählten Speicherzelle, die Daten enthält, die in der Schaltung der Fig. 3 als "eins" gespeichert sind. Es kann erkannt werden, daß bevor der Gate-Anschluß des Transistors 139 (EQ) von Vcc (3,6 Volt) fällt, die Leseverstärker-Knoten 135 und 137 auf 1,8 Volt (Vcc/2) abgeglichen werden. Der Knoten 137 wird auf einen niedrigen Pegel gekoppelt, wenn EQ auf einen niedrigen Pegel geht, wodurch eine kleine Differenz zwischen den Knoten 135 und 137 geschaffen wird. Eine der Speicherzellen 126 wird ausgewählt, indem ihre zugehörige Wortleitung 130 angehoben wird. Die in der Speicherzelle gespeicherte Ladung wird mit der Ziffernleitung und dem Knoten 135 geteilt. Die Kapazität der Ziffernleitung 124 ist höher als die Kapazität der Speicherzelle, folglich steigt die Spannung des Knotens 135 nur um einen Bruchteil des Spannungsabfalls in der Speicherzelle. Der Transistor 132 wird ausgeschaltet, indem die ISO-Ziffernleitung gesenkt wird. Als Ergebnis wird der Knoten 135 auf einen niedrige Pegel gekoppelt, und die Differenzspannung zwischen den Leseverstärker-Knoten gibt den wahren Wert der Speicherzellenladung wieder. Nachdem die Leseverstärker elektrisch von der Ziffernleitung isoliert sind, wird der N-Leseverstärker 136 getastet (als Punkt N gezeigt), und dann wird der P-Leseverstärker 138 getastet (als Punkt P gezeigt). Man beachte, daß der Knoten 135 auf einen niedrigen Pegel gekoppelt wird, nachdem der N-Leseverstärker getastet wird, jedoch auf einen hohen Pegel gezogen wird, wenn der P-Leseverstärker getastet wird. Der Transistor 132 wird reaktiviert, um den Knoten 135 mit der Ziffernleitung und der Speicherzelle 126 zu verbinden. Beide Knoten der Leseverstärker werden auf einen hohen Pegel gekoppelt, wenn die ISO-Ziffernleitung auf einen hohen Pegel geht. Der Knoten 135 wird durch den P-Leseverstärker auf einen hohen Pegel gezogen, und der Knoten 137 wird durch den N-Leseverstärker auf einen niedrigen Pegel gezogen. Die Speicherzelle wird während der Zeit aufgefrischt, in der sowohl der Transistor 132 als auch der Transistor 130 aktiviert sind. Das heißt, die Spannung an der Speicherzelle 126 wird auf Vcc gezogen, um die Zelle erneut zu laden. Es wird erkannt werden, daß die Gate-Spannungen an den Transistoren 132 und 130 mit einer Pumpspannung verbunden sind, die einen hohen Pegel über Vcc aufweist, wie einem Fachmann bekannt ist. Die EQ-Leitung kehrt auf einen hohen Pegel zurück, um den Transistor 139 zu aktivieren, und die Knoten 135 und 137 werden auf Vcc/2 abgeglichen.
  • Fig. 7 ist ähnlich zu Fig. 6, jedoch werden die Leseverstärker-Knoten 135 und 137 unter Verwendung des Transistors 134 abgeglichen. Nachdem die Knoten durch die Leseverstärker auf die vollen Betriebsspannungen getrieben worden sind, wird ISO Equil angehoben, um den Transistor 134 zu aktivieren. Der Knoten 137 ist daher anfänglich auf einen hohen Pegel gekoppelt und beginnt dann, auf einen niedrigen Pegel zurückzukehren, wenn die Ladung auf der Ziffernleitung entladen wird. Wenn der Spannungspegel am Knoten 137 annähernd Vcc/2 beträgt, wird der Transistor 139 aktiviert, und die Leseverstärker werden ausgeschaltet, um die Knoten 135 und 137 abzugleichen. Der Abgleichspannungspegel kann variieren, vorausgesetzt, daß der Pegel annähernd gleich dem Vorspannungspegel von NLat und PLat bleibt.
  • Durch Verwendung einer Eintakt-Leseschaltung kann die Anzahl der Ziffernleitungen, die für eine gegebene Speichermenge benötigt werden, reduziert werden. Ferner wird der Abstand, der benötigt wird, um die Speicherzellen mit den Ziffernleitungen zur verbinden, reduziert, wodurch die Kompression der Speicherzellen gestattet wird. Bezugnehmend auf Fig. 8, verwendet die verwandte integrierte Schaltung zwei Ziffernleitungen 140, um die Speicherzellen 142 mit jedem Leseverstärker 144 zu verbinden. Die Speicherzellen sind so angeordnet, daß der Schnittpunkt jeder zweiten Reihen-Leitung 146 und jeder zweiten Ziffernleitung eine Speicherzelle 142 aufweist. Jeder Leseverstärker 144 kann daher in dieser Darstellung selektiv vier unterschiedliche Speicherzellen lesen. Es kann erkannt werden, daß irgendwelche Reduzierungen der Speicherzellengröße infolge der Layout-Abstandserfordernisse nicht völlig verwirklicht werden können. Im Gegensatz dazu stellt Fig. 9 eine integrierte Schaltung dar, die die Zellenplatte enthält, die auf der vorliegenden Erfindung beruht. Es sind Speicherzellen 150 an jedem Schnittpunkt der Ziffernleitungen 148 und Reihen-Leitungen 152 angeordnet. Leseverstärker-Schaltungen 154 werden unter Verwendung einer Eintakt-Schaltung vorgespannt, wie oben detailliert beschrieben, und sie können in dieser Darstellung selektiv vier unterschiedliche Speicherzellen lesen.
  • Durch Beseitigung der zweiten Ziffernleitung kann der Abstand der Speicherzellen beträchtlich reduziert werden. Die vorliegende Erfindung läßt die Verwendung von Speicherzellen der Größe 6F2 zu, wo die herkömmliche Schaltung 8F2-Speicherzellen verwendet, wobei F die Vorrichtungsmerkmalsgröße ist, wie einem Fachmann bekannt ist.
  • Es ist eine dynamische integrierte Speicherschaltung beschrieben worden, die weniger Ziffernleitungen benötigt. Die integrierte Schaltung verwendet eine Ziffernleitung anstelle von zwei Ziffernleitungen zum Abfühlen von Ladungen, die in den Speicherzellen-Kondensatoren gespeichert sind. Die Beseitigung von einer Ziffernleitung läßt es zu, daß die Miniaturisierung von Speicherzellen und der zugehörigen Schaltungen vollständig verwertet wird. Ferner sind mehrere Schaltungen und Verfahren präsentiert worden, um die Eintakt-Leseverstärker vor dem Lesen von Daten abzugleichen, die in einer Speicherzelle gespeichert sind.

Claims (13)

1. Verfahren zum Betrieb einer Speichervorrichtung mit mehreren Speicherzellen (126), mehreren Zugriffsvorrichtungen (128), die jeweils mit einer der mehreren Speicherzellen und mit einer einzelnen Ziffernleitung (124) verbunden sind sind, und einer Differential-Leseverstärker-Schaltung (136, 138), die erste und zweite Knoten (135, 137) aufweist, die jeweils durch erste und zweite Isolationstransistoren (132, 134) selektiv mit der einzelnen Ziffernleitung verbunden werden, wobei sich nach dem Lesen und Auffrischen der Speicherzelle der erste Knoten in einem ersten logischen Zustand befindet, der für Daten repräsentativ ist, die in einer Speicherzelle gespeichert sind, die gelesen worden ist, und sich der zweite Knoten in einem entgegengesetzten logischen Zustand befindet, wobei das Verfahren aufweist:
Liefern eines Isolationssignals an einen Gate-Anschluß des ersten Isolationstransistors, um den ersten Knoten der Leseverstärker-Schaltung von der einzelnen Ziffernleitung elektrisch zu isolieren, während die Differential-Leseverstärker-Schaltung noch aktiv ist;
Liefern eines weiteren Isolationssignals an einen Gate- Anschluß des zweiten Isolationstransistors, um selektiv den zweiten Knoten mit der einzelnen Ziffernleitung zu verbinden, während die Differential-Leseverstärker-Schaltung aktiv ist; und
Aktivieren einer Abgleichschaltung (139), um den ersten Knoten mit dem zweiten Knoten zu koppeln, und Deaktivieren der Differential-Leseverstärker-Schaltung, um dadurch die Speichervorrichtung abzugleichen, dadurch gekennzeichnet, daß der Schritt des Aktivierens der Abgleichschaltung und Deaktivierens des Differential-Leseverstärkers als Reaktion darauf eingeleitet wird, daß die einzelne Ziffernleitung einen vorbestimmten Spannungspegel erreicht.
2. Verfahren nach Anspruch 1, wobei der Schritt des Aktivierens der Abgleichschaltung, während der Differential-Leseverstärker gleichzeitig deaktiviert wird, als Reaktion darauf eingeleitet wird, daß eine Trigger-Schaltung detektiert, wenn die einzelne Ziffernleitung die Hälfte der Versorgungsspannung (Vcc) erreicht.
3. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Lieferung des Isolationssignals an den Gate-Anschluß des zweiten Isolationstransistors nach der Lieferung des Isolationssignals an den Gate-Anschluß des ersten Isolationstransistors durchgeführt wird.
4. Verfahren nach einem der vorhergehenden Ansprüche, das ferner aufweist:
elektrisches Isolieren des zweiten Knotens von der einzelnen Ziffernleitung;
selektives Verbinden der Speicherzelle mit der einzelnen Ziffernleitung;
Isolieren des ersten Knotens der Leseverstärker-Schaltung von der einzelnen Ziffernleitung; und
Aktivieren der Leseverstärker-Schaltung, um eine Differenzspannung zwischen dem ersten Knoten und dem zweiten Knoten abzufühlen.
5. Verfahren nach Anspruch 1, wobei die Speicherzelle (126) nach dem Abgleich gelesen und aufgefrischt wird durch die Schritte:
Deaktivieren einer Abgleichschaltung (139), die zwischen dem ersten (135) und zweiten Knoten (137) des Leseverstärkers (136, 138) gekoppelt ist;
elektrisches Koppeln der (130) der Speicherzelle (126) mit der einzelnen Ziffernleitung (124) und Ladungsteilen einer Ladung, die in der Speicherzelle (126) gespeichert ist, mit der einzelnen Ziffernleitung (124);
elektrisches Isolieren des ersten Knotens (135) des Leseverstärkers (136, 138) von der einzelnen Ziffernleitung (124);
Aktivieren der Leseverstärker-Schaltung (136, 138);
Abfühlen einer Differenzspannung zwischen den ersten (135) und zweiten (137) Knoten des Leseverstärkers;
elektrisches Koppeln des ersten Knotens (135) des Leseverstärkers mit der einzelnen Ziffernleitung (124), um in der Speicherzelle gespeicherte Daten aufzufrischen; und
Abkoppeln (130) der Speicherzelle (126) von der einzelnen Ziffernleitung (124).
6. Speichervorrichtung mit mehreren Speicherzellen (126), mehreren Zugriffsvorrichtungen (128), die jeweils mit einer der mehreren Speicherzellen und einer einzelnen Ziffernleitung (124) verbunden sind, und einer Differential- Leseverstärker-Schaltung (136, 138), die erste und zweite Knoten (135, 137) aufweist, die jeweils durch erste und zweite Isolationstransistoren (132, 134) selektiv mit der einzelnen Ziffernleitung verbunden sind, wobei das Lesen und Auffrischen einer Speicherzelle dazu führt, daß sich der erste Knoten in einem ersten logischen Zustand befindet, der für Daten repräsentativ ist, die in der Speicherzelle gespeichert sind, die abgefühlt worden ist, und sich der zweite Knoten in einem entgegengesetzten logischen Zustand befindet, die aufweist:
eine Einrichtung zum Liefern eines Isolationssignals an einen Gate-Anschluß des ersten Isolationstransistors, um den ersten Knoten der Leseverstärker-Schaltung von der einzelnen Ziffernleitung elektrisch zu isolieren, während die Differential-Leseverstärker-Schaltung noch aktiv ist;
eine Einrichtung zum Liefern eines weiteren Isolationssignals an einen Gate-Anschluß des zweiten Isolationstransistors, um selektiv den zweiten Knoten mit der einzelnen Ziffernleitung zu verbinden, während die Differential- Leseverstärker-Schaltung aktiv ist; und
eine Einrichtung zum Aktivieren einer Abgleichschaltung (139), um den ersten Knoten mit dem zweiten Knoten zu koppeln, und zum Deaktivieren der Differential-Leseverstärker-Schaltung, um dadurch die Speichervorrichtung abzugleichen, dadurch gekennzeichnet, daß die Einrichtung zum Aktivieren der Abgleichschaltung und Deaktivieren des Differential-Leseverstärkers als Reaktion darauf, daß die einzelne Ziffernleitung einen vorbestimmten Spannungspegel erreicht, die Abgleichschaltung aktiviert und den Differential-Leseverstärker deaktiviert.
7. Speichervorrichtung nach Anspruch 6, wobei die Abgleichschaltung einen Transistor (139) aufweist, dessen Source- Anschluß mit dem ersten Knoten verbunden ist und dessen Drain-Anschluß mit dem zweiten Knoten der Differential- Leseverstärker-Schaltung verbunden ist.
8. Speichervorrichtung nach einem der Ansprüche 6 und 7, wobei die mehreren Speicherzellen dynamische Speicherzellen-Kondensatoren sind.
9. Speichervorrichtung nach Anspruch 6, wobei jeder der mehreren Speicherzellen-Kondensatoren eine erste Speicherplatte und eine gemeinsame zweite Platte (127) aufweist.
10. Speichervorrichtung nach Anspruch 9, wobei die gemeinsame zweiter Platte mit einer Vorspannung der Hälfte der Versorgungsspannung (Vcc) gekoppelt ist.
11. Speichervorrichtung nach einem der Ansprüche 6 bis 10, wobei der Differential-Leseverstärker aufweist:
einen ersten N-Kanal-Transistor, dessen Gate-Anschluß mit dem zweiten Knoten verbunden ist und dessen Source-Anschluß mit dem ersten Knoten verbunden ist;
einen zweiten N-Kanal-Transistor, dessen Gate-Anschluß mit dem ersten Knoten verbunden ist, dessen Drain-Anschluß mit dem Drain-Anschluß des ersten N-Kanal-Transistors verbunden ist, und dessen Source-Anschluß mit dem zweiten Knoten verbunden ist;
einen ersten P-Kanal-Transistor, dessen Gate-Anschluß mit dem zweiten Knoten verbunden ist und dessen Source-Anschluß mit dem ersten Knoten verbunden ist; und
einen zweiten P-Kanal-Transistor, dessen Gate-Anschluß mit dem ersten Knoten verbunden ist, dessen Drain-Anschluß mit einem Drain-Anschluß des ersten P-Kanal-Transistors verbunden ist, und dessen Source-Anschluß mit dem zweiten Knoten verbunden ist.
12. Speichervorrichtung nach einem der Ansprüche 6 bis 11, wobei die ersten und zweiten Isolationstransistoren N- Kanal-Transistoren sind.
13. Speichervorrichtung nach einem der Ansprüche 6 bis 12, wobei die mehreren Speicherzellen-Kondensatoren als 6F2- Speicherzellen gefertigt sind.
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