DE19756929A1 - Zellenarray und Leseverstärkerstruktur mit verbesserten Rauscheigenschaften und verringerter Größe - Google Patents
Zellenarray und Leseverstärkerstruktur mit verbesserten Rauscheigenschaften und verringerter GrößeInfo
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Description
Claims (24)
eine Vielzahl von Leseverstärkern (SA0, SA1, . . ., SA0', SA1', . . .), die in Schaltungseinheiten über und unter einem Paar von Arrays (CA0, CA1, . . .) von Speicherzellen angeordnet sind, wobei:
das Paar von Arrays (CA0, CA1, . . .) von Speicherzellen eine gefaltete Bitleitungsstruktur aufweist, bei der eine Hälfte von solchen Speicherzellen von jedem Array an Überschneidungen von Wortleitungen (WL0, WL1, . . .) und Bitleitungen (BL1, BL2, BL0, BL1, . . .), die einer entsprechenden einen oder anderen Schaltungseinheit zugeordnet sind, angeschlossen ist,
Leseverstärker einer ersten Schaltungseinheit der Schaltungs einheiten, die jeweils einen Eingangsanschluß hiervon aufweisen, der wahlweise jeweils mit einem entsprechenden ersten Paar der Bitleitungen eines benachbarten ersten Arrays der Speicherzellen arrays verbindbar ist, und einen anderen Eingangsanschluß auf weisen, der jeweils wahlweise mit einem ersten Paar von Bitlei tungen eines nicht-benachbarten zweiten Speicherzellenarrays der Speicherzellenarrays verbindbar ist, und
Leseverstärker einer zweiten Schaltungseinheit der Schaltungs einheiten, die einen Eingangsanschluß hiervon haben, der jeweils wahlweise mit einem entsprechenden zweiten Paar von Bitleitungen des zweiten Speicherzellenarrays verbindbar ist, und einen anderen Eingangsanschluß hiervon aufweisen, der jeweils wahlweise mit einem entsprechenden zweiten Paar von Bitleitungen des ersten Zellenarrays verbindbar ist.
eine Vielzahl von Leseverstärkern (SA0, SA1, . . ., SA0', SA1', die in Schaltungseinheiten über und unter einem Paar von Arrays (CA0, CA1, . . .) von Speicherzellen angeordnet sind, wobei:
das Paar von Arrays (CA0, CA1, . . .) der Speicherzellen jeweils eine offene Bitstruktur hat, in welcher Speicherzellen an allen Überschneidungen von Wortleitungen (WL0, WL1, . . .) und Bitleitungen (BL0, BL1, . . .; BL0, BL1, . . .) angeschlossen sind, Leseverstärker einer ersten Schaltungseinheit der Schaltungs einheiten jeweils einen Eingangsanschluß hiervon haben, der wahlweise mit einer ersten Bitleitung eines benachbarten ersten Arrays der Zellenarrays verbindbar ist, und einen anderen Ein gangsanschluß hiervon aufweisen, der an eine erste Bitleitung eines nicht-benachbarten zweiten Zellenarrays der Zellenarrays angeschlossen ist, und
Leseverstärker einer zweiten Schaltungseinheit jeweils einen Eingangsanschluß hiervon haben, der mit einer zweiten Bitleitung des ersten Zellenarrays verbunden ist, und einen anderen Eingangs anschluß aufweisen, der mit einer zweiten Bitleitung des zweiten Zellenarrays verbunden ist.
eine Vielzahl von Speicherblöcken, und
eine Vielzahl von Arrays von Leseverstärkern, um in der Vielzahl von Speicherblöcken jeweils Daten zu erfassen und zu verstärken,
wobei jeder der Speicherblöcke umfaßt:
ein Array von Speicherzellen,
eine Vielzahl von Bitleitungen (BL0, BL1, . . .; BL0, BL1, . . .), die jeweils mit den Speicherzellen verbindbar sind, eine erste Leseverstärkerschnittstelle mit einer ersten Vielzahl von steuerbaren Schaltern, die auf einer ersten Seite des Arrays von Speicherzellen angeordnet sind, wobei die steuerbaren Schal ter wahlweise einen Zustand eines ersten Satzes der Bitleitungen herstellen und wahlweise den ersten Satz mit den Leseverstärkern verbinden, und
eine zweite Leseverstärkerschnittstelle mit einer zweiten Viel zahl von steuerbaren Schaltern, die auf einer zweiten Seite des Arrays von Speicherzellen angeordnet sind, wobei die steuerbaren Schalter wahlweise einen Zustand eines zweiten Satzes der Bitlei tungen herstellen und wahlweise den zweiten Satz mit den Lese verstärkern verbinden,
wobei für jeden der Speicherblöcke:
eine erste Seite eines ersten gegebenen Speicherblockes neben einem zweiten gegebenen Speicherblock so angeordnet ist, daß die erste Leseverstärkerschnittstelle des ersten gegebenen Speicher blockes neben einer der Leseverstärkerschnittstellen des zweiten gegebenen Speicherzellenblockes vorgesehen ist,
eine zweite Seite des ersten gegebenen Speicherblockes neben einem ersten gegebenen Array der Arrays von Leseverstärkern so vorgesehen ist, daß die zweite Leseverstärkerschnittstelle des ersten gegebenen Speicherzellenblockes neben dem und wahlweise verbindbar mit dem ersten gegebenen Leseverstärkerarray vorge sehen ist, und
die erste Leseverstärkerschnittstelle des ersten gegebenen Speicherzellenblockes wahlweise mit einem zweiten gegebenen Array der Arrays von Leseverstärkern verbindbar ist, wobei das zweite gegebene Leseverstärkerarray auf einer gegenüberliegenden Seite bezüglich des ersten gegebenen Speicherzellenblockes von dem zweiten gegebenen Speicherzellenblock so gelegen ist, daß nicht jedes Paar von benachbarten Speicherblöcken ein dazwischen gele genes Leseverstärkerarray hat.
wahlweises Verbinden einer Bitleitung von einem ersten gegebenen Array von Speicherzellen mit einem ersten Eingang des Lesever stärkers, und
wahlweises Verbinden einer Bitleitung als einer Bezugsbitleitung von einem zweiten gegebenen Array von Speicherzellen mit einem zweiten Eingang des Leseverstärkers.
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