DE4308665B4 - DRAM mit einer bidirektionalen globalen Bitleitung - Google Patents

DRAM mit einer bidirektionalen globalen Bitleitung Download PDF

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Abstract

DRAM mit offener Bitleitungsstruktur, der folgende Merkmale aufweist:
eine Mehrzahl von Zellanordnungsblöcken, von denen jeder eine Mehrzahl von Speicherzellen aufweist;
eine Mehrzahl von örtlichen Bitleitungen (1-4), die mit Speicherzellen in den Blöcken verbunden sind;
eine erste und eine zweite Vorladeschaltung (40, 41), die mit den örtlichen Bitleitungen verbunden sind;
globale Bitleitungen (5-8), die rechtsseitig und linksseitig wenigstens zweier benachbarter örtlicher Bitleitungen angeordnet sind, wobei jede der globalen Bitleitungen einen mittigen Abschnitt aufweist, der zwischen einer oberen Stufe der globalen Bitleitung und einer unteren Stufe der globalen Bitleitung angeordnet ist;
einen ersten und einen zweiten Leseverstärker (50, 51), die mit den entgegengesetzten Enden der globalen Bitleitungen verbunden sind;
eine Mehrzahl von Wortleitungsblöcken, die Wortleitungen aufweisen, die die örtlichen Bitleitungen zum Auswählen bestimmter Speicherzellen schneiden;
einen ersten Schalterabschnitt (20), der mit dem mittigen Abschnitt der globalen Bitleitungen gekoppelt ist, um die obere und die untere...

Description

  • Die vorliegende Erfindung betrifft einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) mit einer offenen Bitleitung, und bezieht sich insbesondere auf ein DRAM mit bidirektionalen globalen Bitleitungen, bei dem örtliche Bitleitungen, die an die entsprechenden Speicherzellen angeschlossen sind, und trennende globale Bitleitungen, die an die örtlichen Bitleitungen angeschlossen sind, gemeinsam an die örtlichen Bitleitungen angeschlossen sind, um in einer bidirektionalen Datenzugriffsart in den Zellen gespeicherte Daten zu lesen oder in die Zellen Daten einzuschreiben.
  • Allgemein werden derartige DRAMs in solche mit einer gefalteten Bitleitungsstruktur und solche mit einer offenen Bitleitungsstruktur unterteilt. Insbesondere zeigt 1(A) ein derartiges DRAM mit einer offenen Bitleitungsstruktur. Ein Paar von örtlichen Bitleitungen sind an der rechten Seite und an der linken Seite der Leseverstärker SA1 und SA2 angeordnet. Wortleitungen WL (WL1 bis WLn) überkreuzen sich mit den örtlichen Bitleitungen. Die Speicherzellen ms sind der Reihe nach an den Schnittpunkten der örtlichen Bitleitungen und der Wortleitungen vorgesehen.
  • 1(B) zeigt ein derartiges DRAM mit einer gefalteten Bitleitungsstruktur. Wie man in den Zeichnungen sieht, sind ein Paar von örtlichen Bitleitungen BL, /BL mit einer Seite der Leseverstärker SA1 und SA2 verbunden. Die Wortleitungen WL schneiden die örtlichen Bitleitungen, wobei die Speicherzellen ms abwechselnd an den Schnittpunkten der örtlichen Bitleitungen BL und /BL und der Wortleitungen WL angeordnet sind. Wie man jedoch aus 2 erkennt, sind bei einem DRAM mit einer gefalteten Bitleitungsstruktur die Wortleitungen WL mit einem Reihendekoder RC verbunden. Die ungeradzahligen Bitleitungen BL, /BL (d.h. BL1 und /BL1, BL3 und /BL3, ...) sind mit einer zweiten Leseverstärker- und Vorladeschaltung SA2 über einen Schalterabschnitt 81 verbunden, der mittels eines externen Signales BK aktiviert wird, um die örtlichen Bitleitungen BL und /BL zu trennen, während die geradzahligen Bitleitungen BL und /BL, (d.h. BL0 und /BL0, BL2 und /BL2, ...,) mit einer ersten Leseverstärker- und Vorlade-Schaltung SA1 über einen Schalterabschnitt 80 verbunden sind, welcher durch ein Signal BK' aktiviert wird. Ferner werden die Zellauswahlsignale Y1 bis Yn, die durch einen Spaltendekoder CC erzeugt werden, gemeinsam den ersten und zweiten Leseverstärker- und Vorlade-Schaltungen SA1 und SA2 zugeführt. Dann werden die Daten in den Zellen, welche durch die Zellauswahlsignale Y1 bis Yn ausgewählt werden, externen Schaltungen (nicht dargestellt) über Eingabe- und Ausgabe-Leitungen I/O und /(I/O) zugeführt.
  • Wenn insbesondere bei dem in 3 gezeigten Ausführungsbeispiel ein äußeres Reihenadressabtastsignal /(RAS) seinen logischen Zustand von einem hohen Pegel zu einem niedrigen Pegel ändert, wird die Reihenadresse in eine interne Schaltung (wie beispielsweise den Reihendekoder RC) aufgenommen und in dieser gehalten. Ein Ausgleichssignal EQ ist gegenüber dem RAS-Signal geringfügig verzögert und nimmt daraufhin einen niedrigen Pegel an (vergleiche 3). Demzufolge wird die Ausgleichsoperation für die örtlichen Bitleitungen BL, /BL angehalten, so daß die örtlichen Bitleitungen von einer Vorladespannung VBL getrennt werden. Zu diesem Zeitpunkt haben die Signale BK, BK' einen höheren Pegel als der Pegel, der durch die Potentiale Vcc + Vth festgelegt ist. Das bedeutet, daß bei Auswahl irgendeiner Wortleitung WL1 bis WLn durch den Spaltendekoder CC sämtliche Signale BK, BK' einen hohen Pegel annehmen, während die Signale BK + 1 und BK – 1 sich auf niedrigen Pegel ändern, so daß die Schaltabschnitte 80 und 81 in einen leitfähigen Zustand versetzt werden oder eingeschaltet werden. Demgemäß wird der Pegel der auf diese Weise ausgewählten Wortleitung auf einen hohen Pegel mittels der Reihenadresse geändert. Demzufolge werden die in den ausgewählten Zellen gespeicherten Ladungen auf eine der örtlichen Bitleitungen BL, /BL gegeben, so daß die Spannung auf den örtlichen Bitleitungen in Abhängigkeit von der Ladung in der Zelle geringfügig ansteigt oder abfällt. Wenn in diesem Zustand ein Signal SN, welches als Leseverstärkeraktivierungssignal dient, einen hohen Pegel annimmt, und ein Signal SP, das als Leseverstärkeraktivierungssignal dient, einen niedrigen Pegel annimmt, so wird die Differenz zwischen den Spannungen der örtlichen Bitleitungen vergrössert. Als Ergebnis hiervon werden die in der Zelle gespeicherten Daten über die Leseverstärker- und Vorlade-Schaltungen SA1 und SA2 auf die Eingabe- und Ausgabe-Leitungen I/O und /(I/O) übertragen. Bei dem DRAM mit einer gefalteten Bitleitungsstruktur der obigen Art sind jedoch die Leseverstärker- und Vorlade-Schaltungen, die Eingabe und Ausgabe-Leitungen, die Schaltabschnitte für die Spaltendecodierung und die schaltende Schaltung zum Verbinden der örtlichen Bitleitungen mit den Leseverstärker- und Vorlade-Schaltungen erforderlich. Ferner muß eine Mehrzahl von FETs von beispielsweise 16 oder mehr zusätzlich zu der die Wortleitung bildenden Fläche an jedes Paar der örtlichen Bitleitungen angeschlossen werden, so daß diese FETs einen relativ großen Bereich in Anspruch nehmen, wie beispielsweise einen Elementeisolationsbereich, der zwischen einem NMOS und einem PMOS festgelegt ist, wodurch der Wirkungsgrad der Zellen in nicht erwünschter Weise vermindert wird.
  • Aus der 4,888,732 A ist bereits ein DRAM mit offenen lokalen Bitleitungen bekannt, bei dem die globalen Bitleitungen gefaltet ausgeführt sind.
  • Kimura et al.: A Block-Oriented RAM with Half-Sized DRAM Cell and Quasi-Folded Data-Line Architecture. In: IEEE Journal of Solid-State Circuits, Vol. 26, No. 11, November 1991, Seiten 1511-1518 zeigt ein Beispiel für quasi-gefaltete Bitleitungen.
    •
  • Ausgehend von diesem Stand der Technik liegt der Erfindung die Aufgabe zugrunde, ein DRAM mit offener Bitleitungsstruk tur bzw. eine Speichervorrichtung zu schaffen, bei denen ein bidirektionales Lesen und Schreiben von in den Speicherzellen gespeicherten Daten ermöglicht wird.
  • Diese Aufgabe wird durch ein DRAM gemäß Patentanspruch 1, durch eine Speichervorrichtung gemäß Patentanspruch 4 sowie durch eine Speichervorrichtung gemäß Patentanspruch 5 gelöst.
  • Um dieses erfindungsgemäße Ziel zu erreichen, wird ein DRAM mit einer offenen Bitleitungsstruktur geschaffen, welches folgende Merkmale hat: eine Mehrzahl von Zellblöcken; eine Mehrzahl von örtlichen Bitleitungen, die an entsprechende Zellen in den Zellblöcken angeschlossen sind; eine erste und eine zweite Vorladeschaltung, die an eine Seite der örtlichen Bitleitungen angeschlossen sind; globale Bitleitungen, die rechtsseitig und linksseitig von zwei benachbarten örtlichen Bitleitungen angeordnet sind; einen ersten und einen zweiten Leseverstärker, die an entgegengesetzte Enden der globalen Bitleitungen angeschlossen sind; einen ersten Schaltabschnitt, der bei jedem Wortleitungsblock zum Trennen des Mittenbereiches der globalen Bitleitungen vorgesehen sind; und zweite und dritte Schalterabschnitte, die bei jedem Zellanordnungsblock vorgesehen sind, um die lokalen Bitleitungen und die globalen Bitleitungen zu verbinden, wobei der zweite Schalterabschnitt mit den rechten globalen Bitleitungen und der dritte Schalterabschnitt mit den linken globalen Bitleitungen derart verbunden sind, daß in den Zellen gespeicherte Daten durch den ersten und den zweiten Reihendekoder ausgewählt werden, die an die Wortleitungen angeschlossen sind, wobei ein Spaltendekoder auf Datenausgangsleitungen durch die lokalen Bitleitungen und globalen Bitleitungen über den ersten und zweiten Leseverstärker ausgelesen wird oder erneut beschrieben wird.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1 eine Darstellung eines Ausführungsbeispieles eines DRAM mit einer üblichen offenen Bitleitungsstruktur;
  • 2 eine Darstellung eines DRAM mit einer üblichen gefalteten Bitleitungsstruktur;
  • 3 ein Zeitdiagramm der Betriebsweise eines üblichen DRAM;
  • 4 eine Darstellung eines Schaltungsdiagrammes eines DRAM mit einer bidirektionalen globalen Bitleitung von offener Bitleitungsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 5 ein Zeitdiagramm zum Erläutern der Betriebsweise des DRAM gemäß 4; und
  • 6 eine Darstellung eines Schaltungsdiagrammes eines DRAM gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung.
    •
  • 4 zeigt ein DRAM eines Ausführungsbeispieles gemäß der vorliegenden Erfindung, wobei ein Ende eines Transistors FET3 einen zweiten Schalterabschnitt 21 bildet und an die obere Stufe einer rechten globalen Bitleitung 8 angeschlossen ist, und wobei ein Ende eines Transistors FET4, welcher gleichfalls einen zweiten Schalterabschnitt 21 bildet, an die untere Stufe einer rechten globalen Bitleitung 6 angeschlossen ist. Ein Ende eines Transistors FET5, welcher einen dritten Schalterabschnitt 30 bildet, ist mit der oberen Stufe der linken globalen Bitleitung 7 verbunden, während ein Ende eines Transistors FET6 mit der unteren Stufe einer linken globalen Bitleitung 5 verbunden ist.
  • Zunächst entnimmt man aus 5 ein Zeitdiagramm gemäß der Erfindung, bei dem ein äußeres RAS-Signal auf einen Pegel Vss abgesenkt wird, woraufhin eine Reihenadresse in die Reihendekoder 10, 11 aufgenommen und in diesen gehalten wird. Ein Ausgleichssignal EQ ist gegenüber diesem Signal geringfügig verzögert und wird auf einen Vss-Pegel gemäß der Reihenadresse abgesenkt. Demzufolge wird die Ausgleichsoperation für die Vorladeschaltungen 40, 41 angehalten, woraufhin die Vorladeschaltungen 40, 41 von der Ausgleichsspannung VBL getrennt werden.
  • Wenn zu diesem Zeitpunkt ein Zellblockauswahlsignal /IK durch die Reihenadresse, die auf den Vss-Pegel abgesenkt wird, ausgewählt wird, werden die Transistoren FET1 und FET2, die einen ersten Schalterabschnitt 20 bilden, ausgeschaltet, so daß die globalen Bitleitungen in zwei Teile unterteilt werden, d.h. die Leitungen 7 und 8 der oberen Stufe und die Leitungen 5 und 6 der unteren Stufe. In diesem Fall nimmt ein Zellblockauswahlsignal IK, dessen Polarität entgegengesetzt ist zu derjenigen des Signales /IK, einen hohen Pegel an, wodurch die Transistoren FET3 und FET6, die den zweiten und dritten Schalterabschnitt 21 und 30 bilden, eingeschaltet werden.
  • Wenn daraufhin eine der Wortleitungen WL (d.h. WL1, WL2, ... Wm), welche die örtlichen Bitleitungen 1 und 2 überschneiden, mittels des Reihendekoders 11 ausgewählt wird, so nimmt die so ausgewählte Wortleitung einen hohen Pegel an. Bei dem erfindungsgemäßen DRAM werden die in der Zelle gespeicherten Daten, welche mit der ausgewählten örtlichen Bitleitung 1 verbunden ist, zu dem ersten Leseverstärker 50 durch den Transistor FET3 des zweiten Schalterabschnittes 21 und zu der globalen Bitleitung 8 übertragen.
  • In ähnlicher Weise werden die Daten in der Zelle, die mit der benachbarten lokalen Bitleitung 2 verbunden ist, zu dem zweiten Leseverstärker 51 durch den Transistor FET4 des zweiten Schalterabschnittes 21 und des zweiten Leseverstärkers 51 übertragen. Als Ergebnis hiervon können sie in bidirektionaler Weise durch die Transistoren FET3 und FET4 des zweiten Schalterabschnitts 21 und durch die globalen Bitleitungen 8 und 6 übertragen werden. Unterdessen wird die Date, die in der an die lokale Bitleitung angeschlossenen Zelle gespeichert ist, dem ersten Leseverstärker 50 durch den Transistor FET5 des dritten Schalterabschnittes 30 und die untere Stufe der linken globalen Bitleitung 5 zugeführt, während die Date, die in der Zelle gespeichert ist, die mit der benachbarten örtlichen Bitleitung 4 verbunden ist, zu dem zweiten Leseverstärker 51 über den Transistor FET6 des dritten Schalterabschnittes 21 und die untere Stufe der linken globalen Bitleitung 5 zugeführt wird.
  • Wenn beispielsweise die Wortleitung WL durch den Reihendecoder 11 ausgewählt wird, werden die auf den örtlichen Bitleitungen 1 und 2 erscheinenden Daten aus der Zelle auf die globalen Bitleitungen 6 und 8 übertragen. Zu diesem Zeitpunkt werden die übrigen globalen Bitleitungen 5 und 7 in ihrem ursprünglichen Vorladezustand gehalten, da keiner der Wortleitungsblöcke durch den Reihendekoder 10 ausgewählt ist. Als Ergebnis hiervon tritt eine Spannungsdifferenz zwischen einem Paar von oberen und unteren globalen Bitleitungen 5 und 6, 7 und 8 auf, wobei Aktivierungssignale SN und SP für den ersten und zweiten Leseverstärker 50 und 51 ihren logischen Pegel zu einem hohen Pegel bzw. niedrigen Pegel ändern.
  • Demzufolge haben die globalen Bitleitungen 5 bis 8 und die örtlichen Bitleitungen 1 bis 4 ein Potential, das in einen Bereich zwischen Vcc und Vss vergrößert wird. Daraufhin arbeiten der erste und zweite Leseverstärker 50, 51, welche durch die Spaltendekoder 60, 61 ausgewählt werden, um die gelesenen Daten zu den Eingabe- und Ausgabe-Leitungen I/O und /(I/O) zu übertragen.
  • 6 zeigt ein anderes Ausführungsbeispiel der vorliegenden Erfindung, bei dem wiederum gleiche Bezugszeichen gleiche Elemente oder Komponenten verglichen mit dem Ausführungsbeispiel gemäß 4 bezeichnen. Wie in der Zeichnung dargestellt ist, ist ein erster Schalterabschnitt 20 mit der unteren Stufe der linken globalen Bitleitung 5 und der oberen Stufe der rechten globalen Bitleitung 8 verbunden, während der zweite Schalterabschnitt 21 mit der oberen Stufe der linken globalen Bitleitung 7 und mit der unteren Stufe der rechten gloaben Bitleitung 6 verbunden ist. Insbesondere ist bei dem zweiten Schalterabschnitt 21 ein Ende des Transistors FET3 mit der unteren Stufe der linken globalen Bitleitung 5 und ein Ende des Transistors 4 mit der oberen Stufe der rechten globalen Bitleitung 8 verbunden. Gleichfalls ist bei dem dritten Schalterabschnitt 30 ein Ende des Transistors FET5 mit der oberen Stufe der linken globalen Bitleitung 7 und ein Ende des Transistors FET6 mit der unteren Stufe der rechten globalen Bitleitung 6 verbunden. Wenn bei einem anderen Ausführungsbeispiel der Erfindung, welches auf diese Weise aufgebaut ist, das Blockauswahlsignal /IK, welches mittels einer Reihenadresse ausgewählt ist, auf einen Pegel Vss abgesenkt wird, so werden die Transistoren FET1 und FET2 des ersten Schalterabschnittes 20 ausgeschaltet, wodurch die globalen Bitleitungen in die obere Stufe und in die untere Stufe unterteilt werden. Zu diesem Zeitpunkt nimmt ein Blockauswahlsignal IK mit einer Polarität entgegengesetzt zu derjenigen des Signales /IK, welches durch die Reihenadresse beeinflußt wird, einen hohen Pegel an, wobei die Transistoren FET3 bis FET6 des zweiten und dritten Schalterabschnittes 21 und 30 eingeschaltet werden. Wenn daraufhin eine der Wortleitungen WL (d.h. WL1, WL2, ... WLn), die die örtlichen Bitleitungen 1 und 2 überschneiden, mittels des Reihendekoders 11 ausgewählt werden, nehmen sämtliche auf diese Weise ausgewählte Bitleitungen einen hohen Pegel an.
  • Bei einem DRAM gemäß der Erfindung werden die Daten, die in der Zelle gespeichert sind, welche mit der ausgewählten örtlichen Bitleitung 1 verbunden ist, zu dem zweiten Leseverstärker 51 durch den Transistor FET3 des zweiten Schalterabschnittes 21 und die globale Bitleitung 5 übertragen. In ähnlicher Weise werden die Daten (bzw. die Date), die in der Zelle gespeichert sind (bzw. ist), die mit der benachbarten örtlichen Bitleitung 2 verbunden ist, zu dem ersten Leseverstärker 50 durch den Transistor FET4 des zweiten Schalterabschnitts 21 und die globale Begleitung 8 übertragen. Als Ergebnis hiervon können Daten in bidirektionaler Weise durch die Transistoren FET3 und FET4 des zweiten Schalterabschnittes 21 und die globalen Bitleitungen 8 und 5 übertragen werden.
  • Die in der mit der örtlichen Bitleitung 3 verbundenen Zelle gespeicherte Date wird zu dem ersten Leseverstärker 50 durch den Transistor FETS des dritten Schalterabschnittes 30 und die obere Stufe der rechten globalen Bitleitung 7 zugeführt. Die Date, die in der Zelle gespeichert ist, die mit der benachbarten örtlichen Bitleitung 4 verbunden ist, wird dem zweiten Leseverstärker 51 durch den Transistor FET6 des dritten Schalterabschnittes 30 und die untere Stufe der rechten globalen Bitleitung 6 zugeführt, wobei der erste und der zweite Leseverstärker 50, 51 in der bereits beschriebenen Art betrieben werden.
  • Bei dem erfindungsgemäßen DRAM können die Leseverstärker, die Eingabe- und Ausgabe-Leitungen und die Schalterelemente für das Spaltendecodieren, die allgemein zwischen benachbarten Zellanordnungen angeordnet sind, fortgelassen werden, ohne die Charakteristika des DRAM-Elementes zu beeinträchtigen. Da der DRAM-Speicher gemäß der vorliegenden Erfindung eine offene Bitleitungsstruktur im Gegensatz zu einer gefalteten Bitleitungsstruktur verwendet, können sowohl die Packungsdichte als auch die Signal/Rausch-Charakteristika des DRAM erheblich verbessert werden.

Claims (5)

  1. DRAM mit offener Bitleitungsstruktur, der folgende Merkmale aufweist: eine Mehrzahl von Zellanordnungsblöcken, von denen jeder eine Mehrzahl von Speicherzellen aufweist; eine Mehrzahl von örtlichen Bitleitungen (1-4), die mit Speicherzellen in den Blöcken verbunden sind; eine erste und eine zweite Vorladeschaltung (40, 41), die mit den örtlichen Bitleitungen verbunden sind; globale Bitleitungen (5-8), die rechtsseitig und linksseitig wenigstens zweier benachbarter örtlicher Bitleitungen angeordnet sind, wobei jede der globalen Bitleitungen einen mittigen Abschnitt aufweist, der zwischen einer oberen Stufe der globalen Bitleitung und einer unteren Stufe der globalen Bitleitung angeordnet ist; einen ersten und einen zweiten Leseverstärker (50, 51), die mit den entgegengesetzten Enden der globalen Bitleitungen verbunden sind; eine Mehrzahl von Wortleitungsblöcken, die Wortleitungen aufweisen, die die örtlichen Bitleitungen zum Auswählen bestimmter Speicherzellen schneiden; einen ersten Schalterabschnitt (20), der mit dem mittigen Abschnitt der globalen Bitleitungen gekoppelt ist, um die obere und die untere Stufe der globalen Bitleitungen zu trennen; und einen zweiten und einen dritten Schalterabschnitt (21, 30), die für jeden der Zellanordnungsblöcke vorgesehen sind, um die örtlichen Bitleitungen und die globalen Bitleitungen zu verbinden, wobei der zweite Schalterabschnitt mit den rechten globalen Bitleitungen und der dritte Schalterabschnitt mit den linken globalen Bitleitungen verbunden ist, wobei in einer ausgewählten Speicherzelle gespeicherte Daten durch die örtlichen Bitleitungen und die globalen Bitleitungen mittels des ersten und des zweiten Leseverstärkers ausgelesen oder erneut auf Datenausgangsleitungen geschrieben werden.
  2. DRAM mit offener Bitleitungsstruktur nach Anspruch 1, bei dem wenigstens eine der beiden Bitleitungen (1-4), die mit dem zweiten Schalterabschnitt (21) verbunden sind, mit der oberen Stufe (8) der rechten globalen Bitleitung verbunden ist, und die andere der beiden Bitleitungen, die mit dem zweiten Schalterabschnitt verbunden sind, mit der unteren Stufe (6) der rechten globalen Bitleitung verbunden ist, und bei dem wenigstens eine der beiden Bitleitungen, die mit dem dritten Schalterabschnitt (30) verbunden sind, mit der oberen Stufe der linken globalen Bitleitung verbunden ist, und die andere der beiden Bitleitungen, die mit dem dritten Schalterabschnitt verbunden sind, mit der unteren Stufe (15) der linken globalen Bitleitung verbunden ist.
  3. DRAM mit offener Bitleitungsstruktur nach Anspruch 1, bei dem wenigstens eine der beiden Bitleitungen, die mit dem zweiten Schalterabschnitt (21) verbunden sind, mit der unteren Stufe (5) der linken globalen Bitleitung verbunden ist, und die andere Bitleitung der beiden Bitleitungen, die mit dem zweiten Schalterabschnitt verbunden sind, mit der oberen Stufe (8) der rechten globalen Bitleitung verbunden ist, und bei dem wenigstens eine der beiden Bitleitungen, die mit dem dritten Schalterabschnitt verbunden sind, mit der oberen Stufe (7) der linken globalen Bitleitung verbunden ist, und die andere der beiden Bitleitungen, die mit dem dritten Schalterabschnitt verbunden sind, mit der unteren Stufe (6) der rechten globalen Bitleitung verbunden ist.
  4. Speichervorrichtung, die folgende Merkmale aufweist: eine erste und eine zweite parallele globale -Bitleitung, wobei die erste globale Bitleitung durch eine erste Schaltvorrichtung in einen oberen und einen unteren Abschnitt unterteilt ist und die zweite globale Bitleitung durch eine zweite Schaltvorrichtung in einen oberen und einen unteren Abschnitt unterteilt ist; eine erste Anordnung von Speicherzellen, die zwischen den oberen Abschnitten der ersten und der zweiten globalen Bitleitung positioniert sind, wobei die Speicherzellen der ersten Anordnung an dem Schnittpunkt erster Wortleitungen und eines ersten Paares von örtlichen Bitleitungen positioniert sind; eine zweite Anordnung von Speicherzellen, die zwischen den unteren Abschnitten der ersten und der zweiten globalen Bitleitung positioniert sind, wobei die Speicherzellen der zweiten Anordnung an dem Schnittpunkt zweiter Wortleitungen und eines zweiten Paares von örtlichen Bitleitungen positioniert sind; eine dritte Schaltvorrichtung, die zwischen eine des Paares von örtlichen Bitleitungen der ersten Anordnung und den oberen Abschnitt der ersten globalen Bitleitung gekoppelt ist; eine vierte Schaltvorrichtung, die zwischen die andere des Paares von örtlichen Bitleitungen der ersten Anordnung und den unteren Abschnitt der ersten globalen Bitleitung gekoppelt ist; eine fünfte Schaltvorrichtung, die zwischen eine des Paares von örtlichen Bitleitungen der zweiten Anordnung und den oberen Abschnitt der zweiten globalen Bitleitung gekoppelt ist; und eine sechste Schaltvorrichtung, die zwischen die andere des Paares von örtlichen Bitleitungen der zweiten Anordnung und den unteren Abschnitt der zweiten globalen Bitleitung gekoppelt ist.
  5. Speichervorrichtung, die folgende Merkmale aufweist: eine erste und eine zweite parallele globale Bitleitung, wobei die erste globale Bitleitung durch eine erste Schaltvorrichtung in einen oberen und einen unteren Abschnitt unterteilt ist und die zweite globale Bitleitung durch eine zweite Schaltvorrichtung in einen oberen und einen unteren Abschnitt unterteilt ist; eine erste Anordnung von Speicherzellen, die zwischen den oberen Abschnitten der ersten und der zweiten globalen Bitleitung positioniert sind, wobei die Speicherzellen der ersten Anordnung an dem Schnittpunkt erster Wortleitungen und eines ersten Paares von örtlichen Bitleitungen positioniert sind; eine zweite Anordnung von Speicherzellen, die zwischen den unteren Abschnitten der ersten und der zweiten globalen Bitleitung positioniert sind, wobei die Speicherzellen der zweiten Anordnung an dem Schnittpunkt zweiter Wortleitungen und eines zweiten Paares von örtlichen Bitleitungen positioniert sind; eine dritte Schaltvorrichtung, die zwischen eine des Paares von örtlichen Bitleitungen der ersten Anordnung und den oberen Abschnitt der ersten globalen Bitleitung gekoppelt ist; eine vierte Schaltvorrichtung, die zwischen die andere des Paares von örtlichen Bitleitungen der ersten Anordnung und den unteren Abschnitt der zweiten globalen Bitleitung gekoppelt ist; eine fünfte Schaltvorrichtung, die zwischen eine des Paares von örtlichen Bitleitungen der zweiten Anordnung und den oberen Abschnitt der zweiten globalen Bitleitung gekoppelt ist; und eine sechste Schaltvorrichtung, die zwischen die andere des Paares von örtlichen Bitleitungen der zweiten Anordnung und den unteren Abschnitt der ersten globalen Bitleitung gekoppelt ist.
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