KR0147708B1 - 양지향성 계층적 비트라인 - Google Patents

양지향성 계층적 비트라인

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KR0147708B1
KR0147708B1 KR1019950012759A KR19950012759A KR0147708B1 KR 0147708 B1 KR0147708 B1 KR 0147708B1 KR 1019950012759 A KR1019950012759 A KR 1019950012759A KR 19950012759 A KR19950012759 A KR 19950012759A KR 0147708 B1 KR0147708 B1 KR 0147708B1
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Abstract

본 발명은 Chip 면적을 줄이기 위한 양지향성의 비트라인 구조에 대한 것으로서, 폴디드 또는 오픈 비트라인 구조로 되어 있는 다수의 하위비트라인 1개의 상위 비트 라인이 연결되고, 그 상위비트라인을 2부분으로 분리하여 양지향성으로 사용함으로써 종래의 계층적 비트라인 구조와 비교할 때 상위비트라인의 개수를 반으로 줄임으로써 공정상의 용이성을 확보하고 전력소모를 감소시키는 계층적 비트라인 구조에 관한 것이다.

Description

양지향성 계층적 비트라인
제1a도는 종래의 계층적 비트라인 구조도.
제1b도는 제1a도의 동작 실시 예시도.
제2a도 및 제2b도는 종래의 통상적인 비트라인과 계층적 비트라인이 적용된 경우의 칩 면적 비교도.
제3a도는 본 발명의 계층적 비트 라인을 구성하는 스위칭부 회로도.
제3b도 및 제3c도는 제3a도의 동작 실시 예시도.
제4a도는 본 발명을 폴디드 비트라인으로 구성한 회로도.
제4b도는 제4a도의 동작 실시 예시도.
제5a도는 본 발명을 오픈 비트라인으로 구성한 회로도.
제5b도는 제5a도의 동작 실시 예시도.
제6도는 본 발명의 오픈 비트라인에서 감지 증폭기 양쪽의 캐패시턴스 로드(Load)를 동일하게 만들기 위한 스위칭부 구동 방법을 설명하기 위한 예시도.
제7도는 본 발명의 상위비트라인 제어신호 및 하위비트라인 제어신호를 생성하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 워드라인 2 : 셀
3 : 하위비트라인을 상위비트라인에 연결하기 위한 제어신호 라인
4 : 하위비트라인을 상위비트라인에 연결하기 위한 스위치 역할을 하는 트랜지스터
5 : 감지 증폭기
10 : 하위 비트 라인을 상위 비트 라인에 연결하기 위한 스위치 부분
100, 200, 300 : 셀 어레이 면적 110 : 센스증폭기 어레이 면적
140 : 하위비트라인을 상위비트라인에 연결하는 스위치 어레이 면적
본 발명은 칩(Chip) 면적을 줄이기 위한 계층적 비트라인(Hierarchical Bit Line) 구조에 관한 것으로, 1개의 상위비트라인(Global Bit Line)을 2부분으로 나누어 양지향성(兩指向性)으로 사용할 수 있는 양지향성의 계층적 비트라인에 관한 것이다.
일반적으로, 메모리 제품에서 가장 중요한 요소중의 하나는 소자의 가격 문제이다. 소자의 가격을 낮추기 위해서는 제조 수율을 높이고 경제적인 단순한 공정을 사용하는 등의 방법을 찾을 수 있다. 또한 웨이퍼에 집적되는 다이(Die)수를 늘림으로써 가격을 낮게 할 수 있는데, 일반적인 방법으로는 진보된 공정으로 설계에 적용되는 디자인 룰(Design Rule)을 축소(Scaled-down)시킴으로써 다이(Die) 크기를 줄일 수 있다.
초고집적 메모리 소자에서 가장 많은 면적을 차지하는 부분은 셀(Cell)과 센스 증폭기(Sense Amplifier)이다. 비트라인에 연결된 셀의 개수는 메모리의 집적도가 증가하여도 일정하게 유지되는데, 이는 메모리 셀의 안정된 읽기(Read) 동작을 위해서는 비트라인의 캐패시턴스(Capacitance)와 셀 캐패시턴스의 비가 작아야 하기 때문이다.
따라서, 메모리의 집적도가 증가함에 따라 셀과 거의 같은 비율로 센스 증폭기의 수가 증가한다. 그러므로 메모리 소자의 구성요소중 센스증폭기의 수를 감소시키면 상당한 정도로 다이 크기를 줄일 수 있다.
상기 설명과 같이 센스증폭기의 수를 감소시키기 위한 방법중의 하나는 계층구조의 비트라인을 적요하는 것이다.
제1a도는 종래의 계층적 비트라인 구조를 도시한 것으로, 셀과 연결된 비트라인은 m(1 이상의 자연수)개의 하위비트라인 SBi와 / SBi(1≤i≤m)로 나누어 지고, 각각의 하위비트라인은 스위치 역할을 하는 트랜지스터(4)에 의하여 상위비트라인(GB와 /GB)에 연결된다. 그 밖에 도면에서 1은 워드라인, 2는 셀, 3은 하위비트라인을 상위비트라인에 연결하기 위한 제어신호 라인, 5는 센스 증폭기, 10은 하위비트라인을 상위비트라인에 연결하기 위한 스위칭부를 각각 나타낸다.
제1b도는 상기 제1a도와 같은 구조를 갖는 종래의 계층적 비트라인의 동작을 설명하기 위한 동작 예시도로서, 읽기 또는 쓰기 동작을 하기 위하여 셀에 엑세스(Access)하는 경우, 그 셀(2)에 연결된 하위비트라인(SB2, /SB2)만 상위비트라인(GB, /GB)에 연결하고 나머지 하위비트라인은 분리시킴으로써 비트라인의 전체 캐패시턴스를 줄이고, 따라서 상위비트라인에 연결되는 셀의 수를 증가시켜 전체적으로 센스증폭기의 수를 감소시킬 수 있다.
제2a도는 종래의 통상적인 비트라인 구조에서의 셀 어레이(Array)면적(100) 및 센스 증폭기 어레이의 면적(110)을 예시한 것이고, 제2b도는 계층적 비트라인을 적용했을 때의 셀 어레이 면적(120,130), 센스증폭기 어레이의 면적(110) 및 스위칭부 어레이 면적(140)을 예시한 것이다.
제2b도와 같은 계층적 비트라인 구조는 통상적인 비트라인(제2a도)와 비교하여 상위 비트라인에 연결되는 셀의 개수를 4배로 증가시키는 경우, 3개의 센스 증폭기 어레이(110)의 면적에서 스위칭부 어레이(140)의 면적차 만큼 면적을 감소시킬 수 있음을 나타낸다.
일반적으로, 하위비트라인은 폴리실리콘막 및 텅스텐 실리사이드막으로 이루어지는 텅스텐-폴리사이드(W-Polycide)가 사용되어 저항과 캐패시턴스가 크지만, 상위비트라인은 금속막이 사용되므로 저항과 캐패시턴스가 작다.
따라서, 종래의 계층적 비트라인 구조를 메모리 제품에 적용하는 경우, 금속막으로 형성되는 상위비트라인의 폭과 간격을 최소 선폭(Minimum Feature Size)으로 만들어야 하므로, 공정이 어렵고 수율을 낮추는 주요 원인이 되는 문제점이 발생한다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 사위비트라인의 개수가 반으로 감소된 계층적 비트라인을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 안출된 본 발명은 폴디드 구조로 다수의 셀에 각각 연결된 다수의 하위비트라인과, 상기 셀들의 데이터를 감지 증폭하는 제1센스증폭기와 제2센스증폭기 사이에 각각 연결된 제1상위비트라인 및 제2상위비트라인과, 상위비트라인 제어신호에 따라 상기 제1상위비트라인 및 제2상위비트라인과 각각을 2등분하여 양방향으로 스위칭하며 상기 다수의 하위비트라인 중에서 선택된 하위비트라인만을 하위비트라인 제어신호에 따라 상기 2등분된 제1상위비트라인 및 제2상위비트라인에 연결하는 스위칭부를 포함하는 것을 특징으로 한다.
또한, 본 발명은 오픈(Open) 구조로 다수의 셀에 연결된 다수의 하위비트라인과, 상기 셀들의 데이터를 감지 증폭하는 제1센스증폭기와 제2센스증폭기 사이에 연결된 상위비트라인과, 상위비트라인 제어신호에 따라 상기 상위비트라인을 2등분하여 양방향으로 스위칭하며 상기 다수의 하위비트라인 중에서 선택된 하위비트라인만을 하위비트라인 제어신호에 따라 상기 2등분된 상위비트라인에 연결하는 스위칭부를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면 제3a도 내지 제6도를 참조하여 본 발명을 상세히 설명하면 다음과 같다.
본 발명은 m개의 하위비트라인 SBi와 /SBi (1≤i≤m)에 연결된 1개의 상위비트라인을 2개의 양방향으로 분리하여 양지향성으로 사용함으로써, 기존의 계층적 비트라인 구조와 비교할 때 상위비트라인의 개수를 반으로 줄이고 이에 따라 공정의 용이성을 확보함과 동시에 전력소모를 감소시키는 것이다.
제3a도는 본 발명에 사용되는 계층적 비트라인 구조를 구성하기 위한 스위칭부의 회로이다.
도면에 도시된 바와같이 상위비트라인(GBa, GBb) 상에는 상위비트라인 제어신호(GBSS:Global Bit line Separation Signal)를 게이트로 인가 받아 스위칭 동작을 하는 트랜지스터(Mc)가 형성되어 있어, 필요에 따라 상위비트라인(GBa, GBb)을 양방향으로 분리시킨다.
그리고, 도면에서 Ma1과 Mb1 트랜지스터는 SBSS1 신호에 의하여 하위비트라인 SBa1 과 SBb1을 각각 상위비트라인 GBa와 GBb에 연결하는 스위치 역할을 하며, Ma2와 Mb2 트랜지스터는 SBSS2 신호에 의하여 하위비트라인 SBa2와 SBb2를 각각 상위비트라인 GBa와 GBb에 연결하는 스위치의 역할을 한다.
제3b도와 제3c도는 상기 제3a도의 스위치 동작을 설명하기 위한 것으로서, 제3b도에 도시된 바와 같이 하위비트라인 SBa1과 SBb1을 각각 상위비트라인 GBa와 GBb에 연결하는 경우, SBSS1제어신호가 활성화되어 Ma1과 Mb1 트랜지스터는 '온(on)'되고, 동시에 SBSS2 제어신호는 비활성되어 Ma2와 Mb2 트랜지스터는 오프(off)'되며, 또한 GBSS 제어신호가 비활성화되어 Mc 트랜지스터가 '오프' 됨으로써 상위비트라인 GB는 GBa와 GBb로 분리된다.
마찬가지로, 제3c도에 도시된 바와같이 오른쪽의 하위비트라인 SBa2와 SBb2를 각각 GBa와 GBb에 연결하는 경우, SBSS1제어신호가 비활성화 되어 Ma1과 Mb1 트랜지스터는' 오프'되고, SBSS2 제어신호는 활성화되어 Ma2와 Mb2 트랜지스터는 '온'되며, 비활성화된 GBSS 제어신호에 의하여 Mc 트랜지스터는 '오프'됨으로써 상위비트라인 GB는 GBa와 GBb로 분리된다.
제4a도는 본 발명의 계층적 비트라인을 폴디드(Folded) 비트 라인으로 구성한 회로이다.
도면에 도시된 바와같이, 본 발명의 일실시예는 워드라인W/L1 상에 형성된 두 개의 셀에 각각 연결된 SB11 및 SB21, 워드라인 W/L2상에 형성된 두 개의 셀에 각각 연결된 /SB11 및 /SB21을 기본 단위로 하는 4개의 하위 비트라인이 동일한 구조로 배열되어 있는 다수의 하위비트라인 {SB1i, /SB1i, SB2i 및 /SB2i, (1≤i≤m)}과, 셀들의 데이터를 감지 증폭하는 각 센스증폭기(SA1,SA2) 사이에 각각 연결된 상위비트라인 GB1 및 GB2와, 상위비트라인 제어신호 GBSSBi(1≤i≤m/2)에 의해 상기 상위비트라인 GB1 및 상위비트라인 GB2 각각을 양방향으로 스위칭하며 상기 다수의 하위비트라인을 제어신호 SBSSi(1≤i≤m)에 의해 상기 상위비트라인 GB1 또는 GB2에 연결하는 스위칭부로 구성한다.
제4B도는 회로의 동작을 설명하기 위하여 도시한 회로로서, 하위비트라인 SB11과 SB21의 셀을 엑세스 한다고 가정하면, SB11과 SB21이 연결된 스위치 회로부의 GBSS1신호에 의하여 GB1은 GB1a와 GB1b로, GB2는 GB2a와 GB2b의 2부분으로 분리된다.
그리고, SBSSa1 제어신호에 의하여 SB11과 /SB21은 각각 GB1a과 GB2a에 연결되어 센스증폭기 SA1에 의하여 셀 데이터가 감지되고, 마찬가지로 SB21과 /SB11은 각각 GB2b과 GB1b에 연결되어 센스증폭기 SA2로 셀데이타를 감지한다.
이때 나머지 스위치 회로의 모든 GBSSi(1≤i≤m/2)제어신호는 활성화 된 상태에 있고, 나머지 모든 SBSSi(2≤i≤m) 제어 신호는 비활성화됨으로써 센스증폭기에 전기적으로 연결되는 하위비트라인을 제외한 다른 모든 하위비트라인들은 상위비트라인에서 분리된다.
쓰기 동작도 위의 읽기 동작때의 비트라인 구조와 동일한 상태에서 수행된다.
제5a도는 본 발명의 계층적 비트라인 구조를 오픈(Open) 비트 라인으로 구성한 회로이다.
도면에 도시된 바와 같이, 본 발명의 다른실시예는 워드라인 W/L1 및 W/L2 상에 형성된 4개의 셀에 각각 연결된 SBa1 및 SBb1을 기본 단위로 하는 2개의 하위비트라인이 동일한 구조로 배열되어 있는 다수의 하위비트라인 {SBai, SBbi (1≤i≤m)}과, 셀들의 데이터를 감지 증폭하는 각 센스증폭기(SA1,SA2) 사이에 각각 연결된 상위비트라인 GB와, 상위비트라인 제어신호 GBSSi(1≤i≤m/2)에 의해 상기 상위비트라인 GB을 양방향으로 스위칭하며 상기 다수의 하위비트라인을 하위비트라인 제어신호 SBSSi(1≤i≤m)에 의해 상기 상위비트라인 GB에 연결하는 스위칭부로 구성된다.
제5b도는 회로의 동작을 설명하기 위하여 도시한 회로로서, SBam과 SBbm에 연결된 셀을 억세스 한다고 가정하면, SBam과 SBbm이 연결된 스위치 회로의 GBSSm/2 제어신호에 의하여 GB는 GBa와 GBb로 분리된다. 동시에 SBSSm 제어신호에 의하여, SBam은 GBa에 연결되어 SA1 센스증폭기가 셀 데이터를 감지하고, SBbm은 GBb에 연결되어 SA2센스증폭기로 감지가 수행된다. 이때 나머지 스위치 회로의 모든 GBSS 제어 신호는 활성화된 상태에 있고, 나머지 모든 SBSS 제어 신호는 비활성화됨으로써 감지 증폭기에 전기적으로 연결되는 하위비트라인을 제외한 다른 모든 하위비트라인들은 상위비트라인에서 분리된다.
쓰기 동작도 위의 읽기 동작때의 비트라인 구조와 동일한 상태에서 수행된다.
제6도는 본 발명의 오픈 비트라인 구조에서 센스증폭기 양쪽의 캐패시터 로드(Load)를 동일하게 만들기 위한 스위칭부 회로의 구동 방법을 도시한 회로도이다.
본 발명의 오픈 비트라인 구조에서는 동작하는 센스증폭기(SA1,SA2)를 중심으로 엑세스하는 셀이 연결된 하위비트라인이 접속된 스위치 회로의 대칭위에 있는 스위치 회로의 GBSS와 SBSS 제어신호를 조정하여 센스증폭기를 중심으로 대칭이 되도록 구동함으로써 센스증폭기 양쪽 노드의 캐패시터 로드를 같게 할 수 있다.
따라서, 종래의 계층적 비트라인과 비교할 때, 센스증폭기에 의하여 구동되는 전체 캐패시터 로드가 감소되어 전력소모를 줄일 수 있다.
제7도는 본 발명의 상위비트라인 제어신호 GBSSi(1≤i≤m/2) 및 하위비트라인 제어신호 SBSSi(1≤i≤m)를 생성하는 회로도이다.
읽기 또는 쓰기 동작시, 로우 어드레스(Row Address)를 디코딩(Decoding)함으로써 엑세스하는 셀의 워드라인을 선태하게 되는데, 이때 로우 어드레스 디코딩 과정에서 선택된, 워드라인이 활성화되기 전에 그 워드라인이 있는 하위비트라인을 상위비트라인에 연결하는 하위비트라인 제어신호 SBSSi가 '하이'로 활성화된다.
선택되지 않은 나머지 하위비트라인 제어신호는 '로우'의 비활성화 상태에 있어 나머지 모든 하위비트라인들은 상위비트라인과 분리된다.
상위비트라인 제어신호 GBSSi는 두 개의 하위비트라인 제어신호 SBSSi가 NOR 게이트에 입력되어 생성됨으로, '하이'로 활성화된 하위비트라인 제어신호 SBSSi를 입력으로 하는 상위비트라인 제어신호만 '로우'가 되고 나머지 상위비트라인 제어신호는 '하이'가 되어 전체 상위비트라인이 2등분된다.
로우 어드레스가 달라지면 그 어드레스에 따라 디코더의 출력이 변하므로, 위에서 기술한 과정을 통해 엑세스되는 워드라인이 연결된 하위비트라인만 상위비트라인에 연결되고 상위비트라인은 2등분 된다.
이상, 상기 설명과 같은 본 발명은 1개의 상위비트라인을 2부분으로 나누어 양지향성으로 사용함으로써, 동일한 디자인 룰에서도 종래의 비트라인 구조를 사용한 경우보다 칩면적을 줄여 메모리 제품의 가격을 낮출 수 있고, 또한 종래의 계층적 비트라인 구조와 비교할 때 상위비트라인의 공정 간소화를 가져오며, 상위비트라인의 수가 반으로 줄고 아울러 각 상위비트라인을 양방향으로 분리하여 사용하므로 전력소모가 적어지는 효과를 가져온다.

Claims (12)

  1. 폴디드(Folded) 구조로 다수의 셀에 각각 연결된 다수의 하위비트라인과, 상기 셀들의 데이터를 감지 증폭하는 제1센스증폭기와 제2센스증폭기 사이에 각각 연결된 제1상위비트라인 및 제2상위비트라인과, 상위비트라인 제어신호에 따라 상기 제1상위비트라인 및 제2상위비트라인 각각을 2등분하여 양방향으로 스위칭하며 상기 다수의 하위비트라인 중에서 선택된 하위비트라인만을 하위비트라인 제어신호에 따라 상기 2등분된 제1상위비트라인 및 제2상위비트라인에 연결하는 스위칭부를 포함하는 것을 특징으로 하는 양지향성의 계층적 비트라인.
  2. 제1항에 있어서; 상기 하위비트라인 제어신호는 외부의 로우 어드레스 디코더로부터 출력되며 선택된 워드라인이 활성화되기 전에 그 워드라인에 연결된 하위비트라인을 2등분된 제1상위비트라인 및 제2상위비트라인에 연결하도록 하는 제어신호인 것을 특징으로 하는 양지향성의 계층적 비트라인.
  3. 제2항에 있어서; 상기 상위비트라인 제어신호는 두 개의 상기 하위비트라인 제어신호를 각각 입력받는 NOR 게이트를 통해 출력되는 것을 특징으로 하는 양지향성의 계층적 비트라인.
  4. 제1항에 있어서; 상기 다수의 하위비트라인은, 제1워드라인 상에 형성된 셀에 각각 연결된 제1하위비트라인 및 제2하위비트라인, 제2워드라인 상에 형성된 셀에 각각 연결된 제3하위비트라인 및 제4하위비트라인을 포함하는 것을 특징으로 하는 양지향성의 계층적 비트라인.
  5. 제4항에 있어서; 상기 스위칭부는 상기 제1상위비트라인 상에 형성되어 상기 상위비트라인 제어신호에 의해 상기 제1상위비트라인을 2등분하여 양방향으로 스위칭하는 제1스위칭 수단, 상기 제2상위비트라인 상에 형성되어 상기 상위비트라인 제어신호에 의해 상기 제2상위비트라인을 2등분하여 양방향으로 스위칭하는 제2스위칭 수단, 상기 하위비트라인 제어신호에 의해 상기 제1하위비트라인과 상기 제1스위칭 수단의 일측 제1상위비트라인 사이에서 스위칭 동작하는 제3스위칭 수단, 상기 하위비트라인 제어신호에 의해 상기 제3하위비트라인과 상기 제1스위칭 수단의 타측 제1상위비트라인 사이에서 스위칭 동작하는 제4스위칭 수단, 상기 하우비트라인 제어신호에 의해 상기 제2하위비트라인과 상기 제2스위칭 수단의 일측 제2상위비트라인 사이에서 스위칭 동작하는 제5스위칭 수단. 상기 하위비트라인 제어신호에 의해 상기 제4하위비트라인과 상기 제2스위칭 수단의 타측 제2상위비트라인 사이에서 스위칭 동작하는 제6스위칭 수단을 포함하는 것을 특징을 하는 양지향성의 계층적 비트라인.
  6. 제5항에 있어서; 상기 제1스위칭 수단 제6스위칭, 수단은 모스트랜지스터인 것을 특징으로 하는 양지향성의 계층적 비트라인.
  7. 오픈(Open) 구조로 다수의 셀에 연결된 다수의 하위비트라인과, 상기 셀들의 데이터를 감지 증폭하는 제1센스증폭기와 제2센스증폭기 사이에 연결된 상위비트라인과, 상위비트라인 제어신호에 따라 상기 상위비트라인을 2등분하여 양방향으로 스위칭하며 상기 다수의 하위비트라인 중에서 선택된 하위비트라인만을 하위비트라인 제어신호에 따라 상기 2등분된 상위비트라인에 연결하는 스위칭부를 포함하는 것을 특징으로 하는 양지향성의 계층적 비트라인.
  8. 제7항에 있어서; 상기 하위비트라인 제어신호는 외부의 로우 어드레스 디코더로부터 출력되며 선택된 워드라인이 활성화되기 전에 그 워드라인에 연결된 하위비트라인을 2등분된 상위비트라인에 연결하도록 하는 제어신호인 것을 특징으로 하는 양지향성의 계층적 비트라인.
  9. 제8항에 있어서; 상기 상위비트라인 제어신호는 두 개의 상기 하위비트라인 제어신호를 각각 입력받는 NOR 게이트를 통해 출력되는 것을 특징으로 하는 양지향성의 계층적 비트라인.
  10. 제7항에 있어서; 상기 다수의 하위비트라인은 제1워드라인 및 제2워드라인상에 형성된 셀에 각각 연결된 제1하위비트라인 및 제2하위비트라인을 포함하는 것을 특징으로 하는 양지향성의 계층적 비트라인.
  11. 제10항에 있어서; 상기 스위칭부는 상기 상위비트라인 상에 형성되어 상기 상위비트라인 제어신호에 의해 상기 상위비트라인을 2등분하여 양방향으로 스위칭하는 제1스위칭 수단, 상기 하위비트라인 제어신호에 의해 상기 제1하위비트라인과 상기 제1스위칭 수단의 일측 상위비트라인 사이에서 스위칭 동작하는 제2스위칭 수단, 상기 제2제어신호에 의해 상기 제2하위비트라인과 상기 제1스위칭 수단의 타측 상위비트라인 사이에서 스위칭 동작하는 제3스위칭 수단을 포함하는 것을 특징을 하는 양지향성의 계층적 비트라인.
  12. 제11항에 있어서; 상기 제1스위칭 수단 내지 제3스위칭 수단은 모스트랜지스터인 것을 특징으로 하는 양지향성의 계층적 비트라인.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101334114B1 (ko) * 2012-04-01 2013-11-28 난야 테크놀러지 코포레이션 계층적 비트 라인 구조를 가지는 메모리 어레이

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0166046B1 (ko) * 1995-10-06 1999-02-01 김주용 계층적 비트라인 구조를 갖는 반도체 메모리 장치
JPH10222993A (ja) * 1997-02-06 1998-08-21 Sharp Corp 半導体記憶装置
US5940329A (en) * 1997-12-17 1999-08-17 Silicon Aquarius, Inc. Memory architecture and systems and methods using the same
US6492844B2 (en) 2000-02-02 2002-12-10 Broadcom Corporation Single-ended sense amplifier with sample-and-hold reference
US6417697B2 (en) 2000-02-02 2002-07-09 Broadcom Corporation Circuit technique for high speed low power data transfer bus
US6724681B2 (en) * 2000-02-02 2004-04-20 Broadcom Corporation Asynchronously-resettable decoder with redundancy
US7173867B2 (en) * 2001-02-02 2007-02-06 Broadcom Corporation Memory redundancy circuit techniques
US6745354B2 (en) 2000-02-02 2004-06-01 Broadcom Corporation Memory redundancy implementation
US6535025B2 (en) 2000-02-02 2003-03-18 Broadcom Corp. Sense amplifier with offset cancellation and charge-share limited swing drivers
US6611465B2 (en) 2000-02-02 2003-08-26 Broadcom Corporation Diffusion replica delay circuit
US6414899B2 (en) * 2000-02-02 2002-07-02 Broadcom Corporation Limited swing driver circuit
US6603712B2 (en) 2000-02-02 2003-08-05 Broadcom Corporation High precision delay measurement circuit
US6937538B2 (en) * 2000-02-02 2005-08-30 Broadcom Corporation Asynchronously resettable decoder for a semiconductor memory
US8164362B2 (en) * 2000-02-02 2012-04-24 Broadcom Corporation Single-ended sense amplifier with sample-and-hold reference
US6411557B2 (en) * 2000-02-02 2002-06-25 Broadcom Corporation Memory architecture with single-port cell and dual-port (read and write) functionality
US6714467B2 (en) * 2002-03-19 2004-03-30 Broadcom Corporation Block redundancy implementation in heirarchical RAM's
JP4672341B2 (ja) 2004-11-22 2011-04-20 株式会社東芝 半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950005095Y1 (ko) * 1992-03-18 1995-06-22 문정환 양방향성 그로벌 비트 라인을 갖는 dram
JP3393923B2 (ja) * 1994-06-01 2003-04-07 三菱電機株式会社 半導体記憶装置
JP3521979B2 (ja) * 1994-11-28 2004-04-26 富士通株式会社 半導体記憶装置
US5535172A (en) * 1995-02-28 1996-07-09 Alliance Semiconductor Corporation Dual-port random access memory having reduced architecture

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101334114B1 (ko) * 2012-04-01 2013-11-28 난야 테크놀러지 코포레이션 계층적 비트 라인 구조를 가지는 메모리 어레이
US8699255B2 (en) 2012-04-01 2014-04-15 Nanya Technology Corp. Memory array with hierarchical bit line structure

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