JPH10222993A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH10222993A
JPH10222993A JP2365997A JP2365997A JPH10222993A JP H10222993 A JPH10222993 A JP H10222993A JP 2365997 A JP2365997 A JP 2365997A JP 2365997 A JP2365997 A JP 2365997A JP H10222993 A JPH10222993 A JP H10222993A
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JP
Japan
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bank selection
memory cell
line
bank
memory device
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JP2365997A
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Tomoyuki Kawai
智之 河合
Toshihiko Yoshinari
敏彦 吉成
Koji Komatsu
宏二 小松
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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Abstract

(57)【要約】 【課題】 シリアルアクセスモードの動作により連続し
て読み出せるメモリセル数を増やしても、チップ面積の
増加を抑えながら、平均アクセス時間を短縮できる半導
体記憶装置を提供する。 【解決手段】 行選択回路Ｘ-Ｓ１のワード線駆動回路
１１,１１,…によりワード線ＷＬiを夫々駆動する。互
いに隣接するメモリセルアレイＭＡ0,…,ＭＡm,…,ＭＡ
15の間に、各メモリセルアレイＭＡ0,…,ＭＡm,…,ＭＡ
15のバンク選択線ＢＳ0〜ＢＳ３を駆動するバンク選択
線駆動回路２０,２０,…を夫々配置する。上記バンク選
択線駆動回路１０,１０,…とバンク選択線駆動回路２
０,２０,…とを行選択回路Ｘ-Ｓ１側から順に直列接続
する。上記行選択回路Ｘ-Ｓ１のバンク選択線駆動回路
１０,１０,…および２０,２０,…によって、各メモリセ
ルアレイＭＡ0,…,ＭＡm,…,ＭＡ15のバンク選択線ＢＳ
0〜ＢＳ３を夫々駆動する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、同一ワード線に
接続されたメモリセル群を連続アクセスする階層ビット
線方式の半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、画像データを扱う分野等に用
いられる大容量の半導体記憶装置として、同一のワード
線に接続されたメモリセル群を連続アクセスするいわゆ
るシリアルアクセスモードの動作を行うものがある。
【０００３】図６は上記シリアルアクセスモードの動作
を行う読み出し専用の半導体記憶装置(ＲＯＭ：リード
・オンリー・メモリー)の構成を説明するブロック図を
示しており、この半導体記憶装置は、入力アドレスが20
ビット(A0〜A19)で出力データが16ビット(D0〜D15)の16
メガビットの記憶容量を有している。
【０００４】上記半導体記憶装置は、図６に示すよう
に、メモリセルがマトリクス状に配列されたメモリセル
アレイＭＡ0,…,ＭＡm,…を行方向に配置している。ま
た、上記半導体記憶装置は、行アドレス信号(A8〜A19)
をアドレスバッファＡbuf1を介して受けて、行選択信号
を出力する行デコーダＣＤ２と、その行デコーダＣＤ２
からの行選択信号を受けて、ワード線ＷＬi(ｉ＝0〜409
6)のうちの１つを選択する行選択回路Ｘ-Ｓ５とを有し
ている。また、上記半導体記憶装置は、列アドレス信号
(A0〜A7)をアドレスバッファＡbuf2を介して受けて、列
選択信号を出力する列デコーダＲＤ２と、その列デコー
ダＲＤ２からの列選択信号を受けて、メモリセルアレイ
ＭＡ0,…,ＭＡm,…のビット線ＭＢ0〜ＭＢ255のうちの
１つのビット線を選択する複数の列選択回路Ｙ-Ｓ２と
を有している。上記各列選択回路Ｙ-Ｓ２には、各メモ
リセルの情報を検出するセンスアンプＳＡ0,…ＳＡm,…
を夫々接続しており、このセンスアンプＳＡ0,…ＳＡm,
…からの検出出力ＤＳ0,…,ＤＳm,…を出力回路Ｏbuf0,
…Ｏbufm,…を介して出力信号Ｄ0,…,Ｄm,…として夫々
出力する。上記半導体記憶装置において、１つのワード
線ＷＬiにより選択されたメモリセル群をページとし、
１つのページで同時にアクセス可能な複数のビットをワ
ードとすると、１ページは、入力アドレス(A0〜A19)の
うちの列アドレス(A0〜A7)で指定される２５６ワードで
構成されている。
【０００５】次に、上記半導体記憶装置のシリアルアク
セスモードの動作について図７のタイミングチャートに
従って説明する。
【０００６】まず、時刻ｔ10でアドレス信号(A0〜A19)
の各レベルが確定した後、アドレスバッファＡbuf1を介
して入力された図７(a)に示す行アドレス信号(A8〜A19)
に基づいて、行デコーダＣＤ２がページ(Ｐh)に対応す
る行選択信号を出力する。そして、上記行デコーダＣＤ
２からの行選択信号を受けて、行選択回路Ｘ-Ｓ５が１
つのワード線ＷＬiを選択すると、そのワード線ＷＬiの
ワード線信号が徐々に“High”レベルとなり(図７
(c))、時刻ｔ11で各メモリセルアレイＭＡ0,…,ＭＡm,
…のビット線ＭＢjのデータDmBk(ｍ＝0〜15，ｋ＝0〜25
5)が確定する(図７(d))。また、時刻ｔ11前に、アドレ
スバッファＡbuf2を介して入力された図７(b)に示す列
アドレス信号(A0〜A7)に基づいて、列デコーダＲＤ２が
列選択信号を出力する(図７(e))。
【０００７】そして、上記列デコーダＲＤ２からの列選
択信号を受けて、列選択回路Ｙ-Ｓ２は、各メモリセル
アレイＭＡ0,…,ＭＡm,…のビット線ＭＢ0〜ＭＢ255の
うちの１つのビット線を夫々選択して、時刻ｔ12で列ア
ドレス信号(A0〜A7)に対応するワードデータW0の出力信
号D0,…,Dm,…が確定する(図７(f))。その後、時刻ｔ13
で列アドレス信号(A0〜A7)のみが変化して、列選択信号
が変化すると、ワード線ＷＬiがすでに確定しているの
で、すみやかに時刻ｔ14でワードデータW1の出力信号D
0,…,Dm,…が確定する。
【０００８】こうして、列アドレス信号(A0〜A7)が０か
ら２５５まで変化することによって、１つのページ(Ｐ
h)のデータDmBk(ｍ＝0〜15,ｋ＝0〜255)すなわちワード
データWO〜W255を順に読み出す。そして、ページが次の
(Ｐh＋1)に変化すると、ワード線ＷＬiが変化して、以
下、同様にしてワードデータWO〜W255の読み出しを行
う。
【０００９】このように、シリアルアクセスモードを有
する半導体記憶装置における読み出し動作は、列アドレ
ス(A0〜A7)と行アドレス(A8〜A19)に応じてメモリセル
アレイＭＡ0,…,ＭＡm,…の複数のメモリセルを同時に
選択して、複数のデータをページデータとしてセンスア
ンプＳＡ0,…ＳＡm,…まで読み出した状態で、列アドレ
ス(A0〜A7)を変化させることにより、上記選択された複
数のメモリセルのデータDmBk(ｍ＝0〜15,ｋ＝0〜255)を
高速に切り換えて順次出力する。また、上記アドレス信
号(A8〜A19)が変化した場合は、ワード線ＷＬiの変化に
長期間要するために出力データが確定するまで長期間要
するが、アドレス信号(A0〜A7)のみが変化した場合は、
列デコーダＲＤ２の列選択信号の切り換えおよびセンス
アンプＳＡ0,…ＳＡm,…の応答に要する時間のみである
ため、シリアルアクセスモードによる高速読み出し動作
を行う。
【００１０】また、高密度化するためにビット線を主ビ
ット線と副ビット線とからなる階層構造にした階層ビッ
ト線方式の半導体記憶装置があり(特開平４−３１１９
００号公報)、この階層ビット線方式を上述のシリアル
アクセスモードの動作を行う半導体記憶装置に適用した
ものがある。
【００１１】図８は上記シリアルアクセスモードの動作
を行う階層ビット線方式の半導体記憶装置のメモリセル
アレイの１つのブロック(同一階層に属するメモリセル
の集合)の回路図の一例を示している。この半導体記憶
装置は、列方向に配列された複数のメモリセルＭxyのソ
ースまたはドレインと副ビット線ＳＢ0,ＳＢ1,…を接続
している。図８中左側から奇数番目の副ビット線ＳＢ0,
ＳＢ2,…を２本毎にバンク選択トランジスタＴＢ00,Ｔ
Ｂ10,…を介して奇数番目の主ビット線ＭＢ0,ＭＢ2,…
に夫々接続すると共に、図８中左側から偶数番目の副ビ
ット線ＳＢ1,ＳＢ3,…を２本毎にバンク選択トランジス
タＴＢ20,ＴＢ30,…を介して偶数番目の主ビット線ＭＢ
1,ＭＢ3,…に夫々接続している。上記バンク選択トラン
ジスタＴＢ00,…のゲートに接続されたバンク選択線Ｂ
Ｓ0をワード線ＷＬiと平行に配置すると共に、上記バン
ク選択トランジスタＴＢ10,…のゲートに接続されたバ
ンク選択線ＢＳ1をワード線ＷＬiと平行に配置してい
る。また、上記バンク選択トランジスタＴＢ20,…のゲ
ートに接続されたバンク選択線ＢＳ2をワード線ＷＬiと
平行に配置すると共に、上記バンク選択トランジスタＴ
Ｂ30,…のゲートに接続されたバンク選択線ＢＳ3をワー
ド線ＷＬiと平行に配置している。
【００１２】上記半導体記憶装置は、図９に示すよう
に、図８のバンクが列方向に配列された複数のブロック
0〜ブロック255により、メモリセルアレイＭＡ0,…,Ｍ
Ａm,…,ＭＡ15を夫々構成している。上記ブロック0〜ブ
ロック255の同一列のメモリセルを列方向に配置された
共通の主ビット線ＭＢ0,ＭＢ1,…に副ビット線ＳＢ0,Ｓ
Ｂ1,…とバンク選択トランジスタＴＢ00,ＴＢ10,…とを
介して接続している。そして、上記主ビット線ＭＢ0,Ｍ
Ｂ1,…を列選択回路Ｙ-Ｓ９に夫々接続している。
【００１３】上記シリアルアクセスモードの動作を行う
階層ビット線方式の半導体記憶装置は、例えば、上記ワ
ード線ＷＬ1に接続されたメモリセルＭ0,Ｍ1,Ｍ2,Ｍ3の
うちからメモリセルＭ1を選択する場合、所定のアドレ
スを入力して、行選択回路Ｘ-Ｓ９によりワード線ＷＬ1
のワード線信号を“High”レベルにすると共に、バンク
選択線ＢＳ0,ＢＳ2のバンク選択線信号を“High”レベ
ルにする。そうすることによって、ワード線ＷＬ1にゲ
ートが接続されたメモリセルＭ0,Ｍ1,…を選択し、さら
に、バンク選択トランジスタＴＢ00,ＴＢ20がオンし
て、副ビット線ＳＢ1を主ビット線ＭＢ1に接続すると共
に副ビット線ＳＢ2を主ビット線ＭＢ0に接続することに
よって、副ビット線ＳＢ1,ＳＢ2にソースおよびドレイ
ンが接続されたメモリセルＭ1を選択する。そして、所
定のアドレスに基づいて、列選択回路Ｙ-Ｓ９により列
選択線ＣＳ0の列選択線信号が“High”レベルとなり、
列選択回路Ｙ-Ｓ９の列選択トランジスタＴＲ0がオンす
る。上記列選択トランジスタＴＲ0がオンすると、メモ
リセルＭ1を副ビット線ＳＢ2と主ビット線ＭＢ2とを介
してセンスアンプ(図示せず)に接続する。一方、上記主
ビット線ＭＢ1を基準電位としての接地電位に接続して
いるので、メモリセルＭ1の情報を表す信号ＤＣ0をセン
スアンプに入力する。同様にして、他のメモリセルアレ
イＭＡ2,…ＭＡm,…,ＭＡ15のメモリセルＭ1を夫々選択
して、メモリセルアレイＭＡ2,…ＭＡm,…,ＭＡ15の各
メモリセルＭ1の情報を表す信号ＤＣ2,…,ＤＣm,…,Ｄ
Ｃ15をセンスアンプ(図示せず)に入力する。
【００１４】
【発明が解決しようとする課題】ところで、上記シリア
ルアクセスモードの動作を行う階層ビット線方式の半導
体記憶装置では、バンク選択線ＢＳ0〜ＢＳ3の切換回数
がワード線ＷＬiに比べて圧倒的に多く、バンク選択線
ＢＳ0〜ＢＳ3のバンク選択線信号の遷移時間(アクティ
ブな状態からアクティブでない状態またはアクティブで
ない状態からアクティブな状態に変化するときの時間)
によって平均アクセス時間が制限される。このため、シ
リアルアクセスモードの動作により連続して読み出せる
メモリセル数を増やした場合、バンク選択線ＢＳ0〜Ｂ
Ｓ3を駆動する回路の負荷が増大して、バンク選択線Ｂ
Ｓ0〜ＢＳ3のバンク選択線信号の遷移時間が遅くなるた
め、平均アクセス時間が長くなるという問題がある。
【００１５】そこで、この発明の目的は、シリアルアク
セスモードの動作により連続して読み出せるメモリセル
数を増やしても、チップ面積の増加を抑えながら、平均
アクセス時間を短縮できる半導体記憶装置を提供するこ
とにある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の半導体記憶装置は、複数のメモリセルが
マトリクス状に配置されたメモリセルアレイと、上記メ
モリセルアレイの行方向に配置されたワード線と、上記
メモリセルアレイの列方向に配置され、階層構造の副ビ
ット線,主ビット線と、上記ワード線と平行に配置さ
れ、上記主ビット線に接続される上記副ビット線を選択
するバンク選択線と、上記ワード線を駆動するためのワ
ード線信号を出力するワード線駆動回路と、上記バンク
選択線を駆動するためのバンク選択線信号を出力するバ
ンク選択線駆動回路とを備えて、上記ワード線駆動回路
からの上記ワード線信号により１つのワード線を選択し
て、上記バンク選択線駆動回路からの上記バンク選択線
信号により上記主ビット線に接続される上記副ビット線
を選択しながら上記ワード線に接続されたメモリセル群
を連続アクセスする半導体記憶装置であって、上記ワー
ド線駆動回路の上記ワード線信号の遷移時間よりも上記
バンク選択線駆動回路の上記バンク選択線信号の遷移時
間を短くしたことを特徴としている。
【００１７】上記請求項１の半導体記憶装置によれば、
上記ワード線駆動回路からのワード線信号により１つの
ワード線を選択し、上記バンク選択線駆動回路のバンク
選択線信号を切り換えながら、選択された同一ワード線
に接続されたメモリセル群を連続アクセスするいわゆる
シリアルアクセスモードの動作を行う。このとき、上記
ワード線駆動回路のワード線信号の遷移時間よりもバン
ク選択線駆動回路のバンク選択線信号の遷移時間を短く
することによって、バンク選択線の切り換えを高速に行
うことができ、同一ワード線に接続されたメモリセル群
について高速な連続アクセスを可能にする。したがっ
て、シリアルアクセスモードの動作により連続して読み
出せるメモリセル数を増やしても、チップ面積の増加を
抑えながら、平均アクセス時間を短縮できる。
【００１８】また、請求項２の半導体記憶装置は、請求
項１の半導体記憶装置において、上記メモリセルアレイ
を行方向に複数配列すると共に、上記バンク選択線駆動
回路は、互いに隣接する上記メモリセルアレイの間と上
記複数のメモリセルアレイの配列方向の両側のいずれか
一方とに夫々配置されて、上記各メモリセルアレイの上
記バンク選択線を夫々駆動することを特徴としている。
【００１９】上記請求項２の半導体記憶装置によれば、
上記各メモリセルアレイのバンク選択線を夫々駆動する
バンク選択線駆動回路が有るので、バンク選択線駆動回
路の負荷を低減して、バンク選択線駆動回路のバンク選
択線信号の遷移時間をワード線駆動回路のワード線信号
の遷移時間よりも短くすることができる。この場合、上
記バンク選択線駆動回路の数が増えても、バンク選択線
がワード線に比べ配線数が少ないため、チップ面積の増
加をできるだけ少なくできる。
【００２０】また、請求項３の半導体記憶装置は、請求
項２の半導体記憶装置において、互いに隣接する上記メ
モリセルアレイの間と上記複数のメモリセルアレイの配
列方向の両側のいずれか一方とに夫々配置された上記バ
ンク選択線駆動回路を、上記複数のメモリセルアレイの
配列方向の両側のいずれか一方に配置された上記バンク
選択線駆動回路側から順に直列接続したことを特徴とし
ている。
【００２１】上記請求項３の半導体記憶装置によれば、
上記バンク選択線駆動回路を直列接続することによっ
て、バンク選択線の配線数を増やすことなく、メモリセ
ルアレイ間のバンク選択線駆動回路のみを配置するだけ
でよいので、チップ面積の増加を特に少なくすることが
できる。
【００２２】また、請求項４の半導体記憶装置は、請求
項２の半導体記憶装置において、互いに隣接する上記メ
モリセルアレイの間と上記複数のメモリセルアレイの配
列方向の両側のいずれか一方とに夫々配置された上記バ
ンク選択線駆動回路の入力端子に出力端子が接続された
主バンク選択線駆動回路を備えたことを特徴としてい
る。
【００２３】上記請求項４の半導体記憶装置によれば、
上記主バンク選択線駆動回路の出力に基づいて、上記バ
ンク選択線駆動回路のバンク選択線を同時に駆動するこ
とによって、各メモリセルアレイのバンク選択線信号が
遅延しない。
【００２４】また、請求項５の半導体記憶装置は、請求
項４の半導体記憶装置において、上記バンク選択線駆動
回路と上記主バンク選択線駆動回路の出力の極性を入力
の極性に対して反転させたことを特徴としている。
【００２５】上記請求項５の半導体記憶装置によれば、
上記バンク選択線駆動回路および主バンク選択線駆動回
路を1段のインバータで夫々構成できるので、バンク選
択線駆動回路および主バンク選択線駆動回路がチップ面
積全体に占める割合を少なくできる。
【００２６】また、請求項６の半導体記憶装置は、請求
項１の半導体記憶装置において、上記バンク選択線駆動
回路は、上記メモリセルアレイの配列方向の両側に配置
すると共に、上記バンク選択線駆動回路の出力端子を上
記バンク選択線の両端に夫々接続したことを特徴として
いる。
【００２７】上記請求項６の半導体記憶装置によれば、
上記バンク選択線の両端に接続された両バンク選択線駆
動回路によりバンク選択線を同時に駆動することによっ
て、ワード線駆動回路のワード線信号の遷移時間よりも
バンク選択線駆動回路のバンク選択線信号の遷移時間を
短くできる。また、、上記バンク選択線駆動回路の回路
面積が増えても、バンク選択線がワード線に比べ配線数
が少ないため、チップ面積の増加をできるだけ少なくで
きる。さらに、上記メモリセルアレイを複数配列した場
合、バンク選択線駆動回路を複数のメモリセルアレイの
外側に配置できるため、メモリセルアレイ間に隙間を設
ける必要がなく、メモリセルアレイ自体の面積の増加が
無く、効率的な配置を容易に行うことができる。
【００２８】
【発明の実施の形態】以下、この発明の半導体記憶装置
を図示の実施の形態により詳細に説明する。
【００２９】（第１実施形態）図１はこの発明の第１実
施形態の半導体記憶装置の回路図である。この半導体記
憶装置は、バンク選択線駆動回路とそれに関連する部分
を除き図８,図９に示す従来の読み出し専用の半導体記
憶装置と同一の構成をしており、同一構成部は同一参照
番号を付している。
【００３０】図１に示すように、上記半導体記憶装置
は、半導体基板上に、ＮＯＲ型の複数のメモリセルＭxy
(x＝0〜4095,y＝0〜255)がマトリクス状に配置され、行
方向に配列された複数のメモリセルアレイＭＡ0,…,Ｍ
Ａm,…,ＭＡ15と、上記メモリセルアレイＭＡ0,…,ＭＡ
m,…,ＭＡ15の行方向に配置され、メモリセルアレイＭ
Ａ0,…,ＭＡm,…,ＭＡ15の各行のメモリセルに夫々接続
されたワード線ＷＬi(ｉ＝0〜4095)とを備えている。ま
た、上記メモリセルアレイＭＡ0,…,ＭＡm,…,ＭＡ15
は、１６本のワード線ＷＬi毎に列方向に分割されたブ
ロック0〜ブロック255で夫々構成されている。上記ブロ
ック0〜ブロック255は、同一の構成をしており、そのう
ちの１つのブロックについて以下に説明する。
【００３１】上記ブロック1内の列方向に並んだメモリ
セルＭxyの共通のソースまたはドレインに接続された副
ビット線ＳＢ0,ＳＢ1,…を列方向に配置している。ま
た、上記副ビット線ＳＢ0,ＳＢ1,…と共に階層構造を形
成する主ビット線ＭＢ0,ＭＢ1,…を列方向に配置してい
る。上記主ビット線ＭＢ0,ＭＢ1,…は、ブロック0〜ブ
ロック255に共通の配線である。上記副ビット線ＳＢ0を
バンク選択トランジスタＴＢ10を介して主ビット線ＭＢ
0に接続すると共に、副ビット線ＳＢ1をバンク選択トラ
ンジスタＴＢ20を介して主ビット線ＭＢ1に接続してい
る。また、上記副ビット線ＳＢ2をバンク選択トランジ
スタＴＢ00を介して主ビット線ＭＢ0に接続すると共
に、副ビット線ＳＢ3をバンク選択トランジスタＴＢ30
を介して主ビット線ＭＢ1に接続している。同様にし
て、順次、図１中左側から奇数番目の副ビット線を２本
毎にバンク選択トランジスタを介して奇数番目の主ビッ
ト線に接続すると共に、図１中左側から偶数番目の副ビ
ット線を２本毎にバンク選択トランジスタを介して偶数
番目の主ビット線に接続している。
【００３２】また、上記バンク選択トランジスタＴＢ0
0,…のゲートに接続されたバンク選択線ＢＳ0をワード
線ＷＬiと平行に配置すると共に、バンク選択トランジ
スタＴＢ10,ＴＢ11,…のゲートに接続されたバンク選択
線ＢＳ1をワード線ＷＬiと平行に配置している。また、
上記バンク選択トランジスタＴＢ20,ＴＢ21,…のゲート
に接続されたバンク選択線ＢＳ2をワード線ＷＬiと平行
に配置すると共に、バンク選択トランジスタＴＢ30,…
のゲートに接続されたバンク選択線ＢＳ3をワード線Ｗ
Ｌiと平行に配置している。同様にして、副ビット線と
主ビット線を接続するバンク選択トランジスタのゲート
にバンク選択線ＢＳ0〜ＢＳ3を夫々接続している。例え
ば、ワード線ＷＬ1のメモリセルＭ0,Ｍ1,Ｍ2,Ｍ3のうち
のメモリセルＭ1を選択する場合は、所定のアドレスに
基づいて、メモリセルＭ1に接続されたワード線ＷＬ1の
電位を“High”レベルにすると共に、バンク選択トラン
ジスタＴＢ00,ＴＢ20のゲートに接続されたバンク選択
線ＢＳ0,ＢＳ2の電位を“High”レベルにする。すなわ
ち、上記バンク選択トランジスタＴＢ00をオンして、副
ビット線ＳＢ2を主ビット線ＭＢ0に接続すると共に、バ
ンク選択トランジスタＴＢ20をオンして、副ビット線Ｓ
Ｂ1を主ビット線ＭＢ1に接続するのである。こうして、
上記バンク選択線ＢＳ0,ＢＳ1のいずれか一方とバンク
選択線ＢＳ2,ＢＳ3のいずれか一方をアクティブにする
ことによって、同一ワード線ＷＬ1に接続されたメモリ
セルＭ0,Ｍ1,…を４分割して、分割された４つのメモリ
セル群のうちの１つを選択する。
【００３３】なお、上記副ビット線ＳＢ0,ＳＢ1,…は拡
散層配線により構成し、主ビット線ＭＢ0,ＭＢ1,…は低
抵抗金属配線で構成すると共に、ワード線ＷＬiおよび
バンク選択線ＢＳ0〜ＢＳ3は、ポリシリコン配線等で構
成している。
【００３４】また、上記半導体記憶装置は、行アドレス
信号(A8〜A19)をアドレスバッファ(図示せず)を介して
受けて、行選択信号を出力する行デコーダＣＤ１と、そ
の行デコーダＣＤ１からの行選択信号を受けて、ワード
線ＷＬiを選択する行選択回路Ｘ-Ｓ１を備えている。上
記行選択回路Ｘ-Ｓ１は、ワード線ＷＬiの一端に出力端
子が接続され、メモリセルアレイＭＡ0,…,ＭＡm,…,Ｍ
Ａ15の１つの行のメモリセル群を選択するためのワード
線信号を出力するワード線駆動回路１１,１１,…と、上
記バンク選択線ＢＳ0〜ＢＳ3の一端に出力端子が接続さ
れ、上記バンク選択用トランジスタＴＢ00,ＴＢ10,…を
オンオフするためのバンク選択線信号を出力するバンク
選択線駆動回路１０,１０,…とを有している。また、上
記行選択回路Ｘ-Ｓ１は、他のブロック1以外のブロック
についても、夫々のブロックに対応するワード線駆動回
路１１,１１,…とバンク選択線駆動回路１０,１０,…と
を備えている。また、互いに隣接するメモリセルアレイ
ＭＡ0,…,ＭＡm,…,ＭＡ15の間に、バンク選択線ＢＳ0
〜ＢＳ3の駆動能力を補助するバンク選択線駆動回路２
０,２０,…を夫々配置している。すなわち、上記バンク
選択線ＢＳ0〜ＢＳ3の夫々について、バンク選択線回路
１０,１０,…および２０,２０,…をバンク選択線回路１
０側から順に直列接続しているのである。なお、このバ
ンク選択線駆動回路１０および２０は、例えば２段イン
バータにより構成する。
【００３５】また、上記半導体記憶装置は、列アドレス
信号(A0〜A7)をアドレスバッファ(図示せず)を介して受
けて、列選択線ＣＳ0〜ＣＳ63に列選択線信号を出力す
る列デコーダＲＤ１と、その列デコーダＲＤ１により選
択された列選択線ＣＳ0〜ＣＳ63のうちの１つによっ
て、図１中左側から奇数番目の主ビット線ＭＢ0,ＭＢ2,
…を選択する列選択回路Ｙ-Ｓ１を備えている。上記列
選択回路Ｙ-Ｓ１は、列選択線ＣＳ0〜ＣＳ63がベースに
接続された列選択トランジスタＴＲ0〜ＴＲ63を有し、
主ビット線ＭＢ0,ＭＢ2,…を列選択トランジスタＴＲ0
〜ＴＲ63を介してセンスアンプ(図示せず)の入力端子に
接続している。上記列選択線ＣＳ0〜ＣＳ６３の列選択
線信号に基づいて、列選択トランジスタＴＲ０〜ＴＲ63
のいずれか１つがオンして、主ビット線ＭＢ0,ＭＢ2,…
のうちの１つをセンスアンプ(図示せず)の入力端子に接
続する。一方、図１中左側から偶数番目の主ビット線Ｍ
Ｂ1,…は、グランドに接続して、基準電位としての接地
電位にしている。また、上記列デコーダＲＤ１は、バン
ク選択信号を行選択回路Ｘ-Ｓ１に出力する。このバン
ク選択信号に基づいて行選択回路Ｘ-Ｓ１のバンク選択
線駆動回路１０,１０,…および２０,２０,…がバンク選
択線ＢＳ0〜ＢＳ3を駆動する。
【００３６】図２は上記半導体記憶装置のシリアルアク
セスモードの動作を示すタイミングチャートを示してい
る。
【００３７】以下、図２に従って上記半導体記憶装置の
１ページ当たり２５６ワードのデータを読み出すときの
動作を説明する。
【００３８】まず、時刻ｔ0でアドレスA0〜A19が確定す
ると、時刻ｔ1で確定した図２(a)に示す行アドレス信号
(A8〜A19)に基づいて、行デコーダＣＤ１と行選択回路
Ｘ-Ｓ１とによって、１つのワード線ＷＬiの図２(c)に
示すワード線信号が時刻ｔ1から徐々に“High”レベル
となって、時刻ｔ2で１つのワード線ＷＬiのワード線信
号のレベルが確定する。また、時刻ｔ1で行アドレス信
号(A8〜A19)と同時に確定した図２(b)に示す列アドレス
信号(A0〜A7)に基づいて、バンク選択線ＢＳ0〜ＢＳ3の
図２(d)〜(g)に示すバンク選択線信号のレベルは、時刻
ｔ1に確定する。そして、上記バンク選択線ＢＳ1,ＢＳ2
のバンク選択線信号が“High”レベルなると共に、バン
ク選択線ＢＳ0,ＢＳ3のバンク選択線信号が“Low”レベ
ルになることによって、メモリセルＭ0を選択する。次
に、時刻ｔ3で主ビット線ＭＢ0,ＭＢ1のメモリセルＭ0
の情報を表す信号のレベルが確定して、主ビット線ＭＢ
0の図２(h)に示すデータDmB0(ｍ＝0〜15)が確定する。
そして、すでに時刻ｔ1で列アドレス信号(A0〜A7)に基
づいて、列デコーダＲＤ１によって列選択線ＣＳ0の図
２(m)に示す列選択線信号が“High”レベルになると、
列選択トランジスタＴＲ0がオンして、時刻ｔ4で主ビッ
ト線ＭＢ0,ＭＢ1に基づく図２(n)に示す出力信号Dmが確
定する。
【００３９】その後、図２(b)に示す列アドレス信号(A0
〜A7)のみが時刻ｔ5で変化すると、すでにワード線ＷＬ
iが確定しているので、バンク選択線ＢＳ0,ＢＳ2のバン
ク選択線信号が“High”レベルになると共に、バンク選
択線ＢＳ1,ＢＳ3のバンク選択線信号が“Low”レベルに
なることによって、ワードデータW1に対応するメモリセ
ルＭ1を選択して、主ビット線ＭＢ0,ＭＢ1の信号レベル
が確定する。そして、時刻ｔ6で主ビット線ＭＢ0の図２
(i)に示すデータDmB1(ｍ＝0〜15)が確定する。続いて、
時刻ｔ7で列選択線CS0の図２(m)に示す列選択線信号が
“High”レベルになると、列選択トランジスタＴＲ0が
オンして、主ビット線ＭＢ0,ＭＢ1に基づく出力信号D1
が確定する。
【００４０】以下、上記ワードデータW1の場合と同様に
ワードデータW2以降についても、バンク選択線信号と列
選択線信号を切り換えながら、同一ワード線ＷＬiに接
続されたメモリセルＭxyの情報を連続して読み出し、ペ
ージＰhのページデータDmBk(ｍ＝0〜15，ｋ＝0〜255)を
読み出す。
【００４１】次に、行アドレス信号(A8〜A19)が変化し
て、ページが(Ｐh＋1)に変化する場合は、ワード線ＷＬ
iが変化した後、前述のページＰhの読み出しと同様の動
作を行う。
【００４２】このように、上記シリアルアクセスモード
の動作を行う階層ビット線方式の半導体記憶装置では、
行アドレス信号(A8〜A15)が変わらずに列アドレス信号
(A0〜A7)のみが変化した場合に、すなわち、１つのワー
ドデータを連続して読み出す場合に、バンク選択線ＢＳ
0〜ＢＳ3が切り換わる。このとき、上記バンク選択線駆
動回路１０,１０,…および２０,２０,…によって、バン
ク選択線ＢＳ0〜ＢＳ3をメモリセルアレイＭＡ0,…,Ｍ
Ａm,…,ＭＡ15毎に駆動するので、バンク選択線駆動回
路１０,１０,…および２０,２０,…の負荷を低減して、
ワード線駆動回路１１,１１,…のワード線信号の遷移時
間(アクティブな状態からアクティブでない状態または
アクティブでない状態からアクティブな状態に変化する
ときの時間)よりもバンク選択線駆動回路１０,１０,…
および２０,２０,…のバンク選択線信号の遷移時間を短
くする。上記バンク選択線ＢＳ0〜ＢＳ3は、ワード線Ｗ
Ｌiに比べて配線数が大幅に少なく、かつ、バンク選択
線駆動回路１０,１０,…および２０,２０,…を比較的小
さい面積で構成するので、チップ面積の増加を抑える。
【００４３】したがって、シリアルアクセスモードの動
作により連続して読み出せるメモリセル数を増やして
も、すなわち、ワード長を長くしても、チップ面積の増
加を抑えながら、平均アクセス時間を短縮することがで
きる。また、メモリセル数を増やさない場合も、従来よ
りも平均アクセス時間が短縮された半導体記憶装置を実
現することができる。
【００４４】また、この半導体記憶装置では、各メモリ
セルアレイＭＡ0,…,ＭＡm,…,ＭＡ15のバンク選択線Ｂ
Ｓ0〜ＢＳ3のバンク選択線信号の変化が行選択回路Ｘ-
Ｓ１から離れるにつれて遅延するが、このような遅延
は、出力信号Ｄ0〜Ｄ15の各ビットを出力信号Ｄ0から順
にシリアル転送するようにメモリセルアレーを配置する
ことにより、出力信号Ｄ0〜Ｄ15に影響を与えないよう
にできる。また、上記バンク選択線駆動回路１０,１０,
…および２０,２０,…に同時に瞬時電流が流れず、シリ
アルアクセスモードの動作時の瞬時電流を低減すること
ができ、シリアルアクセスの動作を安定させることがで
きる。
【００４５】（第２実施形態）図３はこの発明の第２実
施形態の半導体記憶装置の回路図を示している。この半
導体記憶装置は、行選択回路,バンク選択線およびバン
ク選択線駆動回路を除いて第１実施形態の読み出し専用
の半導体記憶装置と同一の構成をしており、同一構成部
は同一参照番号を付して説明を省略する。
【００４６】図３に示すように、行方向に配置された複
数のメモリセルアレイＭＡ0,…,ＭＡm,…,ＭＡ15の間
に、出力の極性を入力の極性に対して反転させた４つの
バンク選択線駆動回路４０,４０,…を夫々配置すると共
に、行選択回路Ｘ-Ｓ２とメモリセルアレイＭＡ0との間
に、出力の極性を入力の極性に対して反転させた４つの
バンク選択線駆動回路４０,４０,…を夫々配置してい
る。上記バンク選択線駆動回路４０,４０,…は、メモリ
セルアレイＭＡ0,…,ＭＡm,…,ＭＡ15毎に配置された副
バンク選択線ＳＢＳ0〜ＳＢＳ3を夫々駆動する。また、
上記行選択回路Ｘ-Ｓ２には、出力の極性を入力の極性
に対して反転させた主バンク選択線駆動回路３０,３０,
…を有している。上記行選択回路Ｘ-Ｓ２の主バンク選
択線駆動回路３０,３０,…の出力端子に、ワード線ＷＬ
iと平行に配置された主バンク選択線ＭＢＳ0〜ＭＢＳ3
の一端を夫々接続している。上記主バンク選択線ＭＢＳ
0〜ＭＢＳ3を主バンク選択線駆動回路３０,３０,…の入
力端子に夫々接続している。上記主バンク選択線駆動回
路３０,３０,…の出力に基づいて、バンク選択線駆動回
路４０,４０,…によりメモリセルアレイＭＡ0,ＭＡ1,…
内の副バンク選択線ＳＢＳ0〜ＳＢＳ3を駆動する。
【００４７】このように、上記バンク選択線駆動回路４
０,４０,…によって、副バンク選択線ＳＢＳ0〜ＳＢＳ3
をメモリセルアレイＭＡ0,…,ＭＡm,…,ＭＡ15毎に駆動
するので、バンク選択線駆動回路４０,４０,…の負荷を
少なくして、ワード線駆動回路１１,１１,…のワード線
信号よりも、主バンク選択線駆動回路３０,３０,…およ
びバンク選択線駆動回路４０,４０,…のバンク選択線信
号の遷移時間を短くする。したがって、シリアルアクセ
スモードの動作により連続して読み出せるメモリセル数
を増やしても、チップ面積の増加を抑えながら、平均ア
クセス時間を短縮することができる。
【００４８】また、上記主バンク選択線駆動回路３０,
３０,…およびバンク選択線駆動回路４０,４０,…を1段
のインバータで夫々構成できるので、主バンク選択線駆
動回路３０,３０,…およびバンク選択線駆動回路４０,
４０,…がチップ面積全体に占める割合を少なくするこ
とができる。
【００４９】（第３実施形態）図４はこの発明の第３実
施形態の半導体記憶装置の回路図を示している。この半
導体記憶装置は、バンク選択線およびバンク選択線駆動
回路を除いて第１実施形態の半導体記憶装置と同一の構
成をしており、同一構成部は同一参照番号を付して説明
を省略する。
【００５０】この半導体記憶装置において、図１の行選
択回路Ｘ-Ｓ１と同一の構成の行選択回路Ｘ-Ｓ３を配置
し、メモリセルアレイＭＡ0,…,ＭＡm,…,ＭＡ15に対し
て行選択回路Ｘ-Ｓ３の反対側に、バンク選択線ＢＳ0〜
ＢＳ3が出力端子に接続されたバンク選択線駆動回路５
０,５０,…を有するバンク選択回路Ｂ-Ｓを配置してい
る。上記行選択回路Ｘ-Ｓ３のバンク選択線駆動回路１
０,１０,…とバンク選択回路Ｂ-Ｓのバンク選択線駆動
回路５０,５０,…によって、バンク選択線ＢＳ0〜ＢＳ3
を両端から同時に駆動する。
【００５１】したがって、上記ワード線駆動回路１１,
１１,…のワード線信号の遷移時間よりもバンク選択線
駆動回路１０,１０,…および５０,５０,…のバンク選択
線信号の遷移時間を短くすることができ、シリアルアク
セスモードの動作により連続して読み出せるメモリセル
数を増やしても、チップ面積の増加を抑えながら、平均
アクセス時間を短縮することができる。また、上記行選
択回路Ｘ-Ｓ３およびバンク選択回路Ｂ-Ｓは、メモリセ
ルアレイＭＡ0,…,ＭＡm,…,ＭＡ15の外部に配置できる
ため、メモリセルアレイＭＡ0,…,ＭＡm,…,ＭＡ15に隙
間を設ける必要がなく、メモリセルアレイＭＡ0,…,Ｍ
Ａm,…,ＭＡ15自体の面積の増加が無く、効率的な配置
を容易に行うことができる。
【００５２】（第４実施形態）図５はこの発明の第４実
施形態の半導体記憶装置の回路図を示している。この半
導体記憶装置は、バンク選択線駆動回路を有する行選択
回路を除いて図９に示す従来の半導体記憶装置と同一の
構成をしており、同一構成部は同一参照番号を付して説
明を省略する。
【００５３】図５において、この半導体記憶装置は、バ
ンク選択線駆動回路６０,６０,…と、ワード線駆動回路
１０,１０,…とを有する行選択回路Ｘ-Ｓ４を備えてい
る。上記行選択回路Ｘ-Ｓ４のバンク選択線駆動回路６
０,６０,…の駆動能力をワード線駆動回路１０,１０,…
の駆動能力よりも大きくしている。
【００５４】したがって、上記ワード線駆動回路１０,
１０,…のワード線信号の遷移時間よりもバンク選択線
駆動回路６０,６０,…のバンク選択線信号の遷移時間を
短くすることができ、シリアルアクセスモードの動作に
より連続して読み出せるメモリセル数を増やしても、チ
ップ面積の増加を抑えながら、平均アクセス時間を短縮
することができる。この場合、バンク選択線駆動回路６
０,６０,…の駆動能力を増大させると、バンク選択線駆
動回路に要する面積が増加するが、バンク選択線駆動回
路は、ワード線駆動回路と比較して回路数が少ないため
チップ面積の増加を抑えることができる。
【００５５】上記第１〜第４実施形態では、読み出し専
用の半導体記憶装置についてこの発明を説明したが、読
み出し／書き込み可能な半導体記憶装置にこの発明を適
用してもよい。
【００５６】また、上記第１〜第４実施形態では、ＮＯ
Ｒ型の半導体記憶装置について説明したが、ＮＡＮＤ型
の階層ビット線方式の半導体記憶装置等にこの発明を適
用してもよい。
【００５７】なお、この発明におけるメモリセルアレイ
の数やメモリセル配列は、これに限らないのは勿論であ
る。
【００５８】
【発明の効果】以上より明らかなように、請求項１の発
明の半導体記憶装置は、複数のメモリセルがマトリクス
状に配置されたメモリセルアレイと、上記メモリセルア
レイの行方向に配置されたワード線と、上記メモリセル
アレイの列方向に配置され、階層構造の副ビット線,主
ビット線と、上記ワード線と平行に配置され、主ビット
線に接続される副ビット線を選択するバンク選択線と、
上記ワード線を駆動するためのワード線信号を出力する
ワード線駆動回路と、上記バンク選択線を駆動するため
のバンク選択線信号を出力するバンク選択線駆動回路と
を備えて、上記ワード線駆動回路のワード線信号の遷移
時間よりもバンク選択線駆動回路のバンク選択線信号の
遷移時間を短くし、上記ワード線駆動回路からのワード
線信号により１つのワード線を選択して、バンク選択線
駆動回路からのバンク選択線信号により主ビット線に接
続される副ビット線を選択しながら上記ワード線に接続
されたメモリセル群を連続アクセスするものである。
【００５９】したがって、請求項１の発明の半導体記憶
装置によれば、上記ワード線駆動回路のワード線信号の
遷移時間よりもバンク選択線駆動回路のバンク選択線信
号の遷移時間を短くすることによって、バンク選択線の
切り換えを高速に行うことができ、シリアルアクセスモ
ードの動作により連続して読み出せるメモリセル数を増
やしても、チップ面積の増加を抑えながら、平均アクセ
ス時間を短縮することができる。
【００６０】また、請求項２の発明の半導体記憶装置
は、請求項１の半導体記憶装置において、上記メモリセ
ルアレイを行方向に複数配列すると共に、上記バンク選
択線駆動回路は、互いに隣接するメモリセルアレイの間
と複数のメモリセルアレイの配列方向の両側のいずれか
一方とに夫々配置されて、各メモリセルアレイのバンク
選択線を夫々駆動するので、バンク選択線駆動回路の負
荷を低減して、バンク選択線駆動回路のバンク選択線信
号の遷移時間をワード線駆動回路のワード線信号の遷移
時間よりも短くすることができる。
【００６１】また、請求項３の発明の半導体記憶装置
は、請求項２の半導体記憶装置において、互いに隣接す
る上記メモリセルアレイの間と上記複数のメモリセルア
レイの配列方向の両側のいずれか一方とに夫々配置され
た上記バンク選択線駆動回路を、上記複数のメモリセル
アレイの配列方向の両側のいずれか一方に配置されたバ
ンク選択線駆動回路側から順に直列接続したので、バン
ク選択線の配線数を増やすことなく、メモリセルアレイ
間のバンク選択線駆動回路のみを配置するだけでよいの
で、チップ面積の増加を特に少なくすることができる。
この場合、上記バンク選択線信号の変化が順に遅延する
が、このような遅延は、出力データの各ビットがシリア
ル転送される順にメモリセルアレーを配置することによ
り、出力データに影響を与えないようにできると共に、
シリアルアクセス時にバンク選択線駆動回路に同時に瞬
時電流が流れず、シリアルアクセスモードの動作時の瞬
時電流ピーク値を低くして、アクセス動作を安定させる
ことができる。
【００６２】また、請求項４の発明の半導体記憶装置
は、請求項２の半導体記憶装置において、互いに隣接す
る上記メモリセルアレイの間と上記複数のメモリセルア
レイの配列方向の両側のいずれか一方とに夫々配置され
た上記バンク選択線駆動回路の入力端子に出力端子が接
続された主バンク選択線駆動回路を備えたので、その主
バンク選択線駆動回路の出力に基づいて、バンク選択線
駆動回路が各メモリセルアレイのバンク選択線を同時に
駆動して、各メモリセルアレイのバンク選択線信号が遅
延しないようにできる。
【００６３】また、請求項５の発明の半導体記憶装置
は、請求項４の半導体記憶装置において、上記バンク選
択線駆動回路と上記主バンク選択線駆動回路の出力の極
性を入力の極性に対して反転させたので、バンク選択線
駆動回路および主バンク選択線駆動回路を1段のインバ
ータで夫々構成でき、バンク選択線駆動回路および主バ
ンク選択線駆動回路がチップ面積全体に占める割合を少
なくできる。
【００６４】また、請求項６の発明の半導体記憶装置
は、請求項１の半導体記憶装置において、上記バンク選
択線駆動回路は、上記メモリセルアレイの配列方向の両
側に配置すると共に、上記バンク選択線駆動回路の出力
端子を上記バンク選択線の両端に夫々接続したので、バ
ンク選択線の両端に接続された両バンク選択線駆動回路
によりバンク選択線を同時に駆動して、ワード線駆動回
路のワード線信号の遷移時間よりもバンク選択線駆動回
路のバンク選択線信号の遷移時間を短くすることができ
る。また、上記メモリセルアレイを複数配列した場合、
バンク選択線駆動回路を複数のメモリセルアレイの外側
に配置できるため、メモリセルアレイ間に隙間を設ける
必要がなく、メモリセルアレイ自体の面積の増加が無
く、効率的な配置を容易に行うことができる。
【図面の簡単な説明】
【図１】 図１はこの発明の第１実施形態の半導体記憶
装置の回路図である。
【図２】 図２は上記半導体記憶装置のシリアルアクセ
スモードの動作を説明するタイムチャートである。
【図３】 図３はこの発明の第２実施形態の半導体記憶
装置の回路図である。
【図４】 図４はこの発明の第３実施形態の半導体記憶
装置の回路図である。
【図５】 図５はこの発明の第４実施形態の半導体記憶
装置の回路図である。
【図６】 図６は従来のシリアルアクセスモードの動作
を行う半導体記憶装置のブロック図である。
【図７】 図７は上記半導体記憶装置のシリアルアクセ
スモードの動作を説明するタイムチャートである。
【図８】 図８は従来の階屠ビット線方式の半導体記憶
装置の１つのバンクの構成を示す回路図である。
【図９】 図９は上記階層ビット線方式の半導体記憶装
置の回路図である。
【符号の説明】
ＲＤ１,ＲＤ２…列デコーダ、 ＣＤ１,ＣＤ２…行デコーダ、 Ａbuf1,Ａbuf2…アドレスバッファ、 Ｏbuf0〜Ｏbufm…出力回路、 ＣＳj…列選択線、 ＭＢ0〜ＭＢ5…主ビット線、 ＳＢ0〜ＳＢ5…副ビット線、 ＷＬi…ワード線、 ＢＳ0〜ＢＳ3…バンク選択線、 ＭＢＳ0〜ＭＢＳ3…主バンク選択線、 ＳＢＳ0〜ＳＢＳ3…副バンク選択線、 ＴＢ00,ＴＢ10,〜…バンク選択トランジスタ、 ＴＲ0〜ＴＲ63…列選択トランジスタ、 Ｘ-Ｓ１〜Ｘ-Ｓ５,Ｘ-Ｓ９…行選択回路、 Ｙ-Ｓ１〜Ｙ-Ｓ２,Ｙ-Ｓ９…列選択回路、 Ｂ-Ｓ…バンク選択回路、 １０,２０,３０,４０,５０,６０…バンク選択線駆動回
路、 １１…ワード線駆動回路。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルがマトリクス状に配置
    されたメモリセルアレイと、 上記メモリセルアレイの行方向に配置されたワード線
    と、 上記メモリセルアレイの列方向に配置され、階層構造の
    副ビット線,主ビット線と、 上記ワード線と平行に配置され、上記主ビット線に接続
    される上記副ビット線を選択するバンク選択線と、 上記ワード線を駆動するためのワード線信号を出力する
    ワード線駆動回路と、上記バンク選択線を駆動するため
    のバンク選択線信号を出力するバンク選択線駆動回路と
    を備えて、 上記ワード線駆動回路からの上記ワード線信号により１
    つのワード線を選択して、上記バンク選択線駆動回路か
    らの上記バンク選択線信号により上記主ビット線に接続
    される上記副ビット線を選択しながら上記ワード線に接
    続されたメモリセル群を連続アクセスする半導体記憶装
    置であって、 上記ワード線駆動回路の上記ワード線信号の遷移時間よ
    りも上記バンク選択線駆動回路の上記バンク選択線信号
    の遷移時間を短くしたことを特徴とする半導体記憶装
    置。
  2. 【請求項２】 請求項１に記載の半導体記憶装置におい
    て、 上記メモリセルアレイを行方向に複数配列すると共に、 上記バンク選択線駆動回路は、互いに隣接する上記メモ
    リセルアレイの間と上記複数のメモリセルアレイの配列
    方向の両側のいずれか一方とに夫々配置されて、上記各
    メモリセルアレイの上記バンク選択線を夫々駆動するこ
    とを特徴とする半導体記憶装置。
  3. 【請求項３】 請求項２に記載の半導体記憶装置におい
    て、 互いに隣接する上記メモリセルアレイの間と上記複数の
    メモリセルアレイの配列方向の両側のいずれか一方とに
    夫々配置された上記バンク選択線駆動回路を、上記複数
    のメモリセルアレイの配列方向の両側のいずれか一方に
    配置された上記バンク選択線駆動回路側から順に直列接
    続したことを特徴とする半導体記憶装置。
  4. 【請求項４】 請求項２に記載の半導体記憶装置におい
    て、 互いに隣接する上記メモリセルアレイの間と上記複数の
    メモリセルアレイの配列方向の両側のいずれか一方とに
    夫々配置された上記バンク選択線駆動回路の入力端子に
    出力端子が接続された主バンク選択線駆動回路を備えた
    ことを特徴とする半導体記憶装置。
  5. 【請求項５】 請求項４に記載の半導体記憶装置におい
    て、 上記バンク選択線駆動回路と上記主バンク選択線駆動回
    路の出力の極性を入力の極性に対して反転させたことを
    特徴とする半導体記憶装置。
  6. 【請求項６】 請求項１に記載の半導体記憶装置におい
    て、 上記バンク選択線駆動回路は、上記メモリセルアレイの
    配列方向の両側に配置すると共に、上記バンク選択線駆
    動回路の出力端子を上記バンク選択線の両端に夫々接続
    したことを特徴とする半導体記憶装置。
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