JPS5965995A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5965995A JPS5965995A JP57175163A JP17516382A JPS5965995A JP S5965995 A JPS5965995 A JP S5965995A JP 57175163 A JP57175163 A JP 57175163A JP 17516382 A JP17516382 A JP 17516382A JP S5965995 A JPS5965995 A JP S5965995A
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- JP
- Japan
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- memory cells
- delay
- word line
- line
- word
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ワード線やパスラインの中間に波形整形用の
バッファアンプを配した半導体装１にｔに関する。
バッファアンプを配した半導体装１にｔに関する。
微わ１１化技術が１ｆＣ歩するにつれ、高集積メモリに
おいてワード線の遅延がメモリのアクセス時間を決定す
る重曹な要素になつでいる。例えば、次世代のスタティ
ックメモリでは予想されるアクセス時間が５０ナノ秒で
あるのに反し、ポリシリコン線で作ったワード線の遅延
は３４ナノ秒となり、この遅勉時間の減少−２高集ａメ
モリの高速化にとってｒｌｉ費な課題である。
おいてワード線の遅延がメモリのアクセス時間を決定す
る重曹な要素になつでいる。例えば、次世代のスタティ
ックメモリでは予想されるアクセス時間が５０ナノ秒で
あるのに反し、ポリシリコン線で作ったワード線の遅延
は３４ナノ秒となり、この遅勉時間の減少−２高集ａメ
モリの高速化にとってｒｌｉ費な課題である。
第１図乃−１Ｉ：第８図を参照して従来装置の構成例を
ｉ第１．明する。
ｉ第１．明する。
第１図はワード線にバッファアンプを用いないときの一
構成例である。ワード線信号は端子Ａ８、・・・、輸か
らローデコーダ（Ｘデコーダ）Ｒ／Ｄを介してワード線
ＷＬに与えられる。ワード＆ｉ ＷＬにはｎ個のメモリ
セルＭｌ 、Ｍ、 、・・・、Ｍｎが接続され、その記
憶内容はｎ本のビット線（ディジットｍ）Ｂｌ ｓ
Ｂｌｓ・・・、Ｂｎから読み出される。
構成例である。ワード線信号は端子Ａ８、・・・、輸か
らローデコーダ（Ｘデコーダ）Ｒ／Ｄを介してワード線
ＷＬに与えられる。ワード＆ｉ ＷＬにはｎ個のメモリ
セルＭｌ 、Ｍ、 、・・・、Ｍｎが接続され、その記
憶内容はｎ本のビット線（ディジットｍ）Ｂｌ ｓ
Ｂｌｓ・・・、Ｂｎから読み出される。
第２図はワード線に接続するメモリセルの一構成例であ
る。こ才１．は、篩抵抗負荷Ｒ１，Ｒ２をイ１し、フリ
ップフロラ７”Ｔ、 、ＴＲと）ランヌファーゲー）Ｔ
、、Ｔ、で構成されるスタティック型メモリであるが、
ダイナミックｉｉ１リメモリセルでｆりつてもよいこと
はいうまでもない。
る。こ才１．は、篩抵抗負荷Ｒ１，Ｒ２をイ１し、フリ
ップフロラ７”Ｔ、 、ＴＲと）ランヌファーゲー）Ｔ
、、Ｔ、で構成されるスタティック型メモリであるが、
ダイナミックｉｉ１リメモリセルでｆりつてもよいこと
はいうまでもない。
第３図は、第１図に示ずワード酸Ｗ ＴＪ ｆワード線
信号が伝送する様子を説、明するためのグラフであり、
縦軸は電圧で横軸ｔゴナノ秒である。とこで、ｖｏはロ
ーデコーダＲ／ ］、）の入力■う１位、ｖｗ、はロー
デコーダＲ／ Ｄに最も近い位置°のメモリセＩしＭ。
信号が伝送する様子を説、明するためのグラフであり、
縦軸は電圧で横軸ｔゴナノ秒である。とこで、ｖｏはロ
ーデコーダＲ／ ］、）の入力■う１位、ｖｗ、はロー
デコーダＲ／ Ｄに最も近い位置°のメモリセＩしＭ。
におけるワード線の電イ〜ン、■□２ｔよローデコーダ
Ｒ／Ｄから最も遠い位置のメモリセルＭｎにおけるワー
ド線の電位である。
Ｒ／Ｄから最も遠い位置のメモリセルＭｎにおけるワー
ド線の電位である。
ビット線の電位の変化をセンスアンプが感知できる最低
電圧を基準電位Ｖｃｃの］０％すなわち０、Ｉ ＸＶＣ
！Ｏ＝０．Ｉ Ｘ５＝０．５ （Ｖ ］であるとすると
、第３図より信号箱７位の変化をセンスアンプが感知す
る凍でに３０ナノ秒Ｊν、上砂することがわかる。従っ
て、ワード線遅延とビット紳遅延の合計は３０ナノ秒以
上ということになる。な紐、この（ｉｆｊＮ： ２５６
Ｋ Ｂの容量を有するスタティックＲＡＭについてシ
ミュレートしたときのものである。
電圧を基準電位Ｖｃｃの］０％すなわち０、Ｉ ＸＶＣ
！Ｏ＝０．Ｉ Ｘ５＝０．５ （Ｖ ］であるとすると
、第３図より信号箱７位の変化をセンスアンプが感知す
る凍でに３０ナノ秒Ｊν、上砂することがわかる。従っ
て、ワード線遅延とビット紳遅延の合計は３０ナノ秒以
上ということになる。な紐、この（ｉｆｊＮ： ２５６
Ｋ Ｂの容量を有するスタティックＲＡＭについてシ
ミュレートしたときのものである。
第４［！；］ｌｉ、上ｌｉ１のワード線遅延を短縮する
ためにワード酸をＷ ＴＪ とＷＬ２ に２等分に分
割し、その間に波肘整形用のバッファアンプ１を入れた
も、ので第１図と同一要素は同一符号で示す。
ためにワード酸をＷ ＴＪ とＷＬ２ に２等分に分
割し、その間に波肘整形用のバッファアンプ１を入れた
も、ので第１図と同一要素は同一符号で示す。
第５図は第４図に示す回路の動作を説明するグラフで、
ＶｏＣ」、ローデコーダＲ／Ｄの入力の電位、Ｖｗｌ
、Ｖ、２ １ｄ、’メモ９冨ｂド＠ＷＬ、、Ｗ Ｌ ２
ノ′＝ｙ、位、”Ｂｌ、ＶＢ２はビット線Ｂｉｎ’
Ｂ２ｎの市、飴である。ビット線の′電位Ｖお２が基準
電圧Ｖｃｃより０．５ （Ｖ ）低ドするまでに要する
時間ハク０ナ１秒にまで短縮されている。
ＶｏＣ」、ローデコーダＲ／Ｄの入力の電位、Ｖｗｌ
、Ｖ、２ １ｄ、’メモ９冨ｂド＠ＷＬ、、Ｗ Ｌ ２
ノ′＝ｙ、位、”Ｂｌ、ＶＢ２はビット線Ｂｉｎ’
Ｂ２ｎの市、飴である。ビット線の′電位Ｖお２が基準
電圧Ｖｃｃより０．５ （Ｖ ）低ドするまでに要する
時間ハク０ナ１秒にまで短縮されている。
第６図はワード線を２等分に分割したときの曲の構成例
で、第４図の回路と同一の要素は同一の９９号で示す。
で、第４図の回路と同一の要素は同一の９９号で示す。
バッファアンプ２は２個のトランジスタと１個のＮ０１
回路により構成されている。
回路により構成されている。
ここで、信号φ１、φ１ はワード酸の■、位を０”に
−トけるだめのもので、ワード線を閉じるときにはφ１
＝Ｖｃｃ、 φｊ＝Ｖｓｓ、活性化＝Ｊるときにし、
１、φ１． ＝ Ｖｓｓ 、 φ１＝Ｖｃｃ とする
。本発明テｔよ、ワード森ヲ活性化する期間が問題であ
るプξめ、φｊ＝Ｖｅｅ、φ１＝Ｖｃｃであるとじ−Ｃ
よい。２（４５図に示す回路におけるワード線４’Ｊ号
の伝送の特性は、第４図に示す回路と同様のものになる
。
−トけるだめのもので、ワード線を閉じるときにはφ１
＝Ｖｃｃ、 φｊ＝Ｖｓｓ、活性化＝Ｊるときにし、
１、φ１． ＝ Ｖｓｓ 、 φ１＝Ｖｃｃ とする
。本発明テｔよ、ワード森ヲ活性化する期間が問題であ
るプξめ、φｊ＝Ｖｅｅ、φ１＝Ｖｃｃであるとじ−Ｃ
よい。２（４５図に示す回路におけるワード線４’Ｊ号
の伝送の特性は、第４図に示す回路と同様のものになる
。
第７図はワード線を３等分に分割したときの構成図で、
第６図と同一の要素は同一の杓号で示す。
第６図と同一の要素は同一の杓号で示す。
３分割し７’ｊワード線ＷＬ、、ＷＬ２、Ｗ Ｌ ３）
間ニハツファアンプ１ａ、１ｂ２入れる。そして、ワー
ドｇｗｂ１、ＷＬ２、ＷＬ３ のそれぞれにｎ １（自
１のメモリセルを接続する。
間ニハツファアンプ１ａ、１ｂ２入れる。そして、ワー
ドｇｗｂ１、ＷＬ２、ＷＬ３ のそれぞれにｎ １（自
１のメモリセルを接続する。
第８図は第７図に示ず回路にお＆ｊる信号の伝送を説明
するグラフで、ｖｏはローデコーダＲ／ Ｄの入力電位
、ｖＷｌ、ｖφ２、ｖｗ３ ｔより−ドア１杯ツメモリ
セルＭＭＭ における′巾１位、ｉｎ、 ２
ｎ、 ３ｎ ｖＢｌ、 Ｂ２、ＶＢ３ はビｙ）＃ｒ１３Ｉｎ、 ２
ｎ、Ｂ３ｎ における電位である。ピッ） ｅ＆ １（
４，’位ｖＴ３３がＶｃｃより０．Ｉ Ｘ ＶｃＱ＝
０．５ （Ｖ ）低下するのに要する時間、すなわちワ
ード線およびビット線の遅延は＋７％ナノ抄゛まで短縮
されている。
するグラフで、ｖｏはローデコーダＲ／ Ｄの入力電位
、ｖＷｌ、ｖφ２、ｖｗ３ ｔより−ドア１杯ツメモリ
セルＭＭＭ における′巾１位、ｉｎ、 ２
ｎ、 ３ｎ ｖＢｌ、 Ｂ２、ＶＢ３ はビｙ）＃ｒ１３Ｉｎ、 ２
ｎ、Ｂ３ｎ における電位である。ピッ） ｅ＆ １（
４，’位ｖＴ３３がＶｃｃより０．Ｉ Ｘ ＶｃＱ＝
０．５ （Ｖ ）低下するのに要する時間、すなわちワ
ード線およびビット線の遅延は＋７％ナノ抄゛まで短縮
されている。
上述の如〈従来装置は、波形整形用のバッファアンプケ
ワード線の中点あるいは３等分点に入れることによって
遅延を軽減している。しかしながら、半導体集積回路に
安来される高速性からみれば、まだ十分なものであると
はいえない。１７？、この事！ ＋７は半導体集積回路
におけるパスラインについても同様である。
ワード線の中点あるいは３等分点に入れることによって
遅延を軽減している。しかしながら、半導体集積回路に
安来される高速性からみれば、まだ十分なものであると
はいえない。１７？、この事！ ＋７は半導体集積回路
におけるパスラインについても同様である。
本発明は上ｍｌの従来技術の欠点にいうみてなされたも
ので、ワード線およびビット線における（ｉ号伝送の；
ｉ！％延を１ｌＩｔ、誠できる半導体装置、を提供する
こと、並びに）くヌラインＩ（Ｃおける信号伝送のが延
を軽減できる半導体装置を提供することを目的とする。
ので、ワード線およびビット線における（ｉ号伝送の；
ｉ！％延を１ｌＩｔ、誠できる半導体装置、を提供する
こと、並びに）くヌラインＩ（Ｃおける信号伝送のが延
を軽減できる半導体装置を提供することを目的とする。
、トＭｉ’：の目的を実現するため本発明は、ワード線
に設けられているバッファアンプの位置をローデコーダ
Ｒ／Ｄから離れた位置とすることによってワー）パ線信
号の遅延を軽減できる半導体装置、並びにパスラインに
設けられているバッファアンプの位置を信号入力端から
画才１た付値とすることによってパスラインを伝送する
信号の遅延を軽減できる半導体装置を提供するものであ
る。
に設けられているバッファアンプの位置をローデコーダ
Ｒ／Ｄから離れた位置とすることによってワー）パ線信
号の遅延を軽減できる半導体装置、並びにパスラインに
設けられているバッファアンプの位置を信号入力端から
画才１た付値とすることによってパスラインを伝送する
信号の遅延を軽減できる半導体装置を提供するものであ
る。
第９図乃至第１２図に参照して不発明の詳細な説明する
。
。
第９図は２分割したワード線ＷＬ１、ＷＢ２に、それぞ
れＭ −Ｍ のメモリセルとＭ１４５〜１
１４４ Ｍ２．６ のメモリセルを接続したときの２５６に■３
ヌタテイツクＲＡＭの一実Ｍｉ例で、第４図の悼、成例
と同一の要素は同一の１・１”弓で示す。ここで、ワー
ド線ＷＬ１、ＷＢ２に接続するメモリセルの個数を１４
４個および１１２個としたのは、次の理由による。
れＭ −Ｍ のメモリセルとＭ１４５〜１
１４４ Ｍ２．６ のメモリセルを接続したときの２５６に■３
ヌタテイツクＲＡＭの一実Ｍｉ例で、第４図の悼、成例
と同一の要素は同一の１・１”弓で示す。ここで、ワー
ド線ＷＬ１、ＷＢ２に接続するメモリセルの個数を１４
４個および１１２個としたのは、次の理由による。
すなわち、２５６ Ｋ Ｂのスタティックメ千りでｉｌ
、Ｊ６カラムおきに電源線があると考えられ、この部分
にバッファアンプを配しないと面積的に不Ａ１−１であ
＝１６＝１１２としている。
、Ｊ６カラムおきに電源線があると考えられ、この部分
にバッファアンプを配しないと面積的に不Ａ１−１であ
＝１６＝１１２としている。
第１０図は第９図に示す回路における信号の伝送ｆ：説
明するグラフで、■ｏはローデコーダＲ／ Ｄの入力信
号の電位、ｖ ｖ はメモリセルｗｌ、ｗ２ Ｍ０４４、Ｍ２．６におけるワード線の電位、ｖＢｌ、
ＷＢ２ はビット線Ｂ１４４、Ｂ２．６の知７位であ
る。センスアンプがビット線の′＠：位変化を検知する
最小型１上、すなわちｏ、ｔ ｘ ｖ（Ｂ（Ｂ＝ ０．
５ （Ｖ〕だｈ’ Ｖｃｃ 、ｌ：り低い電位になるの
は１８．５ナノ秒であることがわかる。こうして、第５
図から明らかなように従来装置では２０ナノ秒であった
遅延が１８．５ナノ秒の遅延まで短縮されていることが
わかる。
明するグラフで、■ｏはローデコーダＲ／ Ｄの入力信
号の電位、ｖ ｖ はメモリセルｗｌ、ｗ２ Ｍ０４４、Ｍ２．６におけるワード線の電位、ｖＢｌ、
ＷＢ２ はビット線Ｂ１４４、Ｂ２．６の知７位であ
る。センスアンプがビット線の′＠：位変化を検知する
最小型１上、すなわちｏ、ｔ ｘ ｖ（Ｂ（Ｂ＝ ０．
５ （Ｖ〕だｈ’ Ｖｃｃ 、ｌ：り低い電位になるの
は１８．５ナノ秒であることがわかる。こうして、第５
図から明らかなように従来装置では２０ナノ秒であった
遅延が１８．５ナノ秒の遅延まで短縮されていることが
わかる。
第１１図ｄ：ワード線を３分割し、分割されたそれぞれ
の要素にメモリセルＭ１〜Ｍ１２８、１２９〜２０８、
Ｍ２Ｏ９〜Ｍ２５６ ｆ：接続したときの信号伝送を説
明するグラフである。こうして、第８図から明らかなよ
うに従来装置では１７ナノ秒でめった遅延が１６ナノ秒
に短縮されていることがわかる。
の要素にメモリセルＭ１〜Ｍ１２８、１２９〜２０８、
Ｍ２Ｏ９〜Ｍ２５６ ｆ：接続したときの信号伝送を説
明するグラフである。こうして、第８図から明らかなよ
うに従来装置では１７ナノ秒でめった遅延が１６ナノ秒
に短縮されていることがわかる。
以上説明した本発明の実施例よシ、次のようにＦうこと
ができる。バッファアンプの入力がしきい値電圧以下で
あるときは、バッファアンプの出力は零である。従って
バッファアンプに丑苓邑領域があり、第９図に示す実施
例において、ワードｍｗＬ１、ＷＢ２におけるワード線
信号の波形は、もしバッファアンプが２等分点にあると
する女ら、時間的にほぼバッファアンプの不感領域外だ
け平行移動した波形となる。そのため、ワード線Ｗ Ｉ
Ｊ ２に接続されているメモリセルの動作は遅れる。換
言すれば、ワード＃ＷＬ１ の長さをワード＃Ｓ！ＷＬ
２より長くすればＷ Ｌ ２ における遅延は１同減
きれ、メモリセルの動作が速くなる。こうして、波形整
形用のバッファアンプは、等分点よりａ−デコーダＲ／
Ｄから離れたところに設けた方が、遅夕」１．は軽減
されることになる。
ができる。バッファアンプの入力がしきい値電圧以下で
あるときは、バッファアンプの出力は零である。従って
バッファアンプに丑苓邑領域があり、第９図に示す実施
例において、ワードｍｗＬ１、ＷＢ２におけるワード線
信号の波形は、もしバッファアンプが２等分点にあると
する女ら、時間的にほぼバッファアンプの不感領域外だ
け平行移動した波形となる。そのため、ワード線Ｗ Ｉ
Ｊ ２に接続されているメモリセルの動作は遅れる。換
言すれば、ワード＃ＷＬ１ の長さをワード＃Ｓ！ＷＬ
２より長くすればＷ Ｌ ２ における遅延は１同減
きれ、メモリセルの動作が速くなる。こうして、波形整
形用のバッファアンプは、等分点よりａ−デコーダＲ／
Ｄから離れたところに設けた方が、遅夕」１．は軽減
されることになる。
以上、第９図乃至第１１図に説明した実施例は、ワード
線にバッファアンプヲ酸ける場名についてのものである
が、配線部Ｈの長いパスラインにおいても同様の事がい
える。
線にバッファアンプヲ酸ける場名についてのものである
が、配線部Ｈの長いパスラインにおいても同様の事がい
える。
すなわち、第１２図に示すように１．送信器３と受信器
４の間に、長さり、のパスライン５ａと長さｔ、のパス
ライン５ｂｌｓよびバッファアンプ１とからなる信号線
を設ける構成のものである。仁の場合、パスライン５ａ
、５ｂの長さについて、ＬＨ〉ｔｔ とすれば遅延を軽
減することができる。
４の間に、長さり、のパスライン５ａと長さｔ、のパス
ライン５ｂｌｓよびバッファアンプ１とからなる信号線
を設ける構成のものである。仁の場合、パスライン５ａ
、５ｂの長さについて、ＬＨ〉ｔｔ とすれば遅延を軽
減することができる。
このように本発明によれば、従来装置におけるワード線
上のバッファアンプヲ、ヤ（分点よりローデコーダから
離れだ位置に配置してローデコーダｍ１１１により多く
のメモリセルを接続することにより、ワード線信号の遅
延全軽減することのできる半導体装［を得るとと／ＩＮ
できる。また、パスラインＪ−のバッファーアンプを等
分点よりローデコーダから真ＩＥれた位置に配置するこ
とにより信号の遅延を軽減することのできる半導体装置
を祠ることができる。
上のバッファアンプヲ、ヤ（分点よりローデコーダから
離れだ位置に配置してローデコーダｍ１１１により多く
のメモリセルを接続することにより、ワード線信号の遅
延全軽減することのできる半導体装［を得るとと／ＩＮ
できる。また、パスラインＪ−のバッファーアンプを等
分点よりローデコーダから真ＩＥれた位置に配置するこ
とにより信号の遅延を軽減することのできる半導体装置
を祠ることができる。
第１図および第２図は従来装置の構成例の回路しく１、
第３図６．：１：第１図の１ｑ４成例の動作を示すグラ
フ、第４図は従来装置の（１１↓の構成例の回路図、第
５図は第４図の構成例の動作を示すグラフ、ηＩ、６図
および第７１図ｄ二従来装価、の１１０の構成例のｌｉ
羽１”６図、′Ａｒ＋。 ８図は第７図のの構成例の動作を示１グラフ、第９図は
本発明の一実施例の回路図、第１０図は第９図の実施例
の動作を示すグラフ、第１１図は能の実施例の動作を示
すグラフ、第１２図は１１軌の実／Ａ’＋ｉ例の回路図
である。 Ｂ１”Ｂ２５６・・・ビット綽、Ｍｌ、〜Ｍ２５６・・
・メモリセル、５ａ、５ｂ・・・パスライン。 辻斬℃理人 猪股 清 皐１図 ｎ 第２図 第３図 ｎｓＪ 第４図。 市５図 車６図 他７Ｍ 他９図 市旧図 ［ｎｓＪ
第３図６．：１：第１図の１ｑ４成例の動作を示すグラ
フ、第４図は従来装置の（１１↓の構成例の回路図、第
５図は第４図の構成例の動作を示すグラフ、ηＩ、６図
および第７１図ｄ二従来装価、の１１０の構成例のｌｉ
羽１”６図、′Ａｒ＋。 ８図は第７図のの構成例の動作を示１グラフ、第９図は
本発明の一実施例の回路図、第１０図は第９図の実施例
の動作を示すグラフ、第１１図は能の実施例の動作を示
すグラフ、第１２図は１１軌の実／Ａ’＋ｉ例の回路図
である。 Ｂ１”Ｂ２５６・・・ビット綽、Ｍｌ、〜Ｍ２５６・・
・メモリセル、５ａ、５ｂ・・・パスライン。 辻斬℃理人 猪股 清 皐１図 ｎ 第２図 第３図 ｎｓＪ 第４図。 市５図 車６図 他７Ｍ 他９図 市旧図 ［ｎｓＪ
Claims (1)
- 【特許請求の範囲】 ］、ｎ個（但しｎは自然薮）のバッファアンプによって
順次ｍ、 、ｍ２、・・・、ｍｎ、モ、個（但しｍ３、
ｍ７、・・・、ｍｎ＋１は、自然数）のメモリセルを接
続するｎ＋１１１ＩＩ１１のすν素に分ｘｌｌされたワ
ード線と、ｍ８個の前記メモリセルを接続する前配役素
に接続されかつワード＃信号を発する駆動回路どを備え
る半導体装置において、 前記メモリセルの個数に関しＩＴＩ Ｉ ＞ ｍ ２
、ｍ ！：＞ｍ、 、・・・・−１ｍｎ−１〉ｍｎもし
くけｍ ｎ ＞ｍ ｎ＋ １ （７−）いずれかの不等
式が成立することを特徴とする坐導体装置皓′。 乙前記メ；ヒリセルＵ）個数に関しｍ、）ｍ、〉・・・
〉ｍｎ＞ｍ７、＋１の不等式が成立すること全特徴とｊ
るｔ１′、！ＩπＩ’ ＮＡＩ求の範囲第１項記載の半
導体装置。 ３、 ｎ ＋＋＋＋ｒｌ （世り、ｎｌ＜まＬ１然数）
のバッファアンプによって順次ｔ３、Ｉｔ、・・・、ｔ
工、１−１（但１，７も、ｔ７、・・・、’ｎ＋１は正
の実な）の長さのｎ＋１イ１Ｈの要素に分割されたパス
ラインと、長さ４゜の前記要素に接続されかつ前記パス
ラインを伝達する信号を発する回路とを備える半導体装
置において、 前記要素の長さに関しｇ、 ＞ ／、２、ｇ、＞ｚ３、
・・・・・・、ｔｎ−１〉ｔｎもしくはｔ。＞’ｎ＋１
のいずれかの不等式が成立することケ’Ｐ゛ｒ 償
とする半導体装置。 ４、 ｊｊｉｌ記架素の長さに関し、１．＞ｅ、２＞・
・・＞／、＞’ｎ＋１の不等式が成立することを４４［
徴とする特許請求の範囲第３填６１：載の半嗜体ルレ１
に几
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175163A JPS5965995A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175163A JPS5965995A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5965995A true JPS5965995A (ja) | 1984-04-14 |
Family
ID=15991362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175163A Pending JPS5965995A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965995A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63273297A (ja) * | 1987-04-30 | 1988-11-10 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPH04111341A (ja) * | 1990-08-30 | 1992-04-13 | Nec Ic Microcomput Syst Ltd | 集積回路の自動レイアウト方法 |
| US5926432A (en) * | 1997-02-06 | 1999-07-20 | Sharp Kabushiki Kaisha | Semiconductor storage device having a hierarchical bit line structure |
| JP2010192052A (ja) * | 2009-02-19 | 2010-09-02 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
| JP2010267304A (ja) * | 2009-05-12 | 2010-11-25 | Fujitsu Semiconductor Ltd | 半導体メモリおよびシステム |
-
1982
- 1982-10-05 JP JP57175163A patent/JPS5965995A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63273297A (ja) * | 1987-04-30 | 1988-11-10 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
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