475173 i、發明説明（ 發明背景 本發明有關於—M m
位元组缚i、使用階層狀位元線方法並對與相同雙 1乂兀組線運接的詑愔贿_ 一 * 〜〜U 儲裝置。 L、組早兀執行一序列存取的半導體存 目前使用於影傻咨^ 儲裝置包括在1所：：2領域之具大容量的半導體存 與相同雙位元組2連/ 式下操作者，亦即，對 e 、”泉相連接足記憶體單元執行存取者。 、圖6是—個表示傳統唯讀半導體存儲裝置（ROM :唯讀 '己憶體）之結構執行-序列存取動作的方塊圖。該半導體 一諸裝^八有16-百萬位元儲存容量；輸入位址是Μ位 元（A0-A19)而輸出資料是16位元（D〇 Di5)。 ，如圖6中所示，該半導體存儲裝置具有在同一列方向 排列的記憶體單元矩陣ΜΑ0，…，MAm，…、每一記憶體 早7°矩陣是由以矩陣形狀排列的記憶體單元Μ所組成。 孩半導體存儲裝置還具有一個經過一位址緩衝器Abufl而 輸出列選擇信號Sr在列位址信號（A8 - A19)之接收上的列 解碼器RD，以及一個在來自列解碼器奶之列選擇信號 Sr之接收上從複數個雙位元組線wn (丨=〇 _ 4〇95)中選擇一 個雙位元組線的列選擇器X-S5 。該半導體存儲裝置還具 有一個經過一位址緩衝器Abuf2而輸出行選擇信號Sc在 行位址信號（AO - A7)之接收上的行解碼器CD ，以及複數 個行選擇器Y - S2，每一個都是用來在來自行解碼器cD 之行選擇信號Sc之接收上從相關於記憶體單元矩陣 ΜΑ0，· ·.，MAm，…的複數個位元線ΜΒ0 - MB255中選擇一 -4- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ——----------137 475173 \Ί 五、發明説明（2 ) 個：元線。用來偵測每一記憶體單元M纟資訊的感測放 大器SA〇，···，^，···，分別與行選擇器γ及連接。各 別感測放大器SAO，…，SAm，…的偵測信號Ds〇，…， DSm，··.被傳輸至輸出電路〇buf〇，，〇bufm，，輸出信 號 DO，...，Dm，...。 H又由㈣雙仏凡組、線獨户斤選擇的記憶體單元組成 了一頁而在可同時存取之一頁中的複數個位元組成了一 個雙位元組，一頁由在輸入位址（A〇-Ai9)中行位址（a〇_a7) 所指定的256個雙位元組所組成。 該半導體存儲裝置的序列存取動作參照圖7中所示之 時序圖而被描述於下。 在及位址彳5唬（A0 _ A19)的每一位元的電壓在時間η。都 萑、後J解碼备RD輸出對應於一頁（Ph)的列選擇信 號S r至4列選擇③X_S5，輸出在圖了⑷中所示來自位 址緩衝器Abufi之列位址信號（A8_A19)的接收上。在來自 列解e Ί RD之列選擇信號Sr的接收上，該列選擇器X _ S5選擇了 -個雙位元組線饥丨。結果，該雙位元組線 的雙位元組線信號之電壓慢慢地變爲”High”（圖 7(0)。在時間tll時，各記憶體單元矩陣隐〇, ，_，·的 位π線MBj之資料DmBk(m = 〇_15，k = 〇_ 255)變爲確定（圖 )。在時間tll之前，在行位址信號（a〇_a7)的接收上 (如圖7(b)中所示），經過位址緩衝器处必，行解碼哭 CD輸出行選擇信號Sc至行選擇器γ_δ2(圖7(e))。- 在來自行解碼器CD的行選擇信號Sc之接收上，各行 -5- 本紙張尺度中Λ4— (2^—^ 、發明説明（3 ) 選擇器Y-S2從各記憶體單元矩 _255之中選擇_個位^線。 ’·： m，···的咖， 對應於行位址信_，^ ，在1間U2時，各 σ. ^ <又亿兀組貧料W0的輸出作 =〇”..，Dm，…〈電壓變爲確定（® 7(f))。於是，由於在 二間tl3時僅僅订位址信號（Α〇,電壓的改變，行選擇
L號在電壓程度上改變。处I 一 又叹又、纟口果，雙位元組資料W1的輸 出信號D0，...，Dm，···之電壓在時間ti4時很快地變爲確定， 因爲：經從雙位元組線WU中選擇了一個雙位元組線。 隨著仃位址信號（A〇 - A7)値從〇到255的改變，一頁（Ph) 的貝料DmBk(m = 〇 - 15, k = 0 - 255)，稱做雙位元組資料w〇 _ W255，被依序地讀出。當該頁從（ph)改變到下一個（孙+ u 時，目前的雙位元組線WLi被改變爲另一個ϋ 。依類 似的方法，雙位元組資料W(N W255被依序地讀出。 在具有序列存取模式之半導體存儲裝置的讀取動作 中，各圮fe體單元矩陣MAO，…，MAm，...的複數個記憶體 早元疋根據行位址k 5虎（AO - A7)及列位址信號（A8 - A19)而 同時被選擇到。然後，當複數筆資料藉由感測放大器SA〇, …，SAm，…如頁齑料般被1買出時’行位址信號（A〇 - A7)的各 位元之電壓被改變了，於是選到之記憶體單元的資料 DmBk(m = 0 - 15, k = 0 - 255)在高速下被切換至且依序地輸 出。當改變列位址信號（A8 - A19)時，輸出資料以變爲確 定値耗費了較長時間，因爲改變雙位元組線WLi耗去較 寺間。另一方面，當只改變行位址信號（A0-A7)時，在 序列存取模式下執行了一高速讀取動作，因爲只需要用 -6- 本紙掁尺度適州中國國家標準（CNS ) Λ4規格（210x297公楚） (請先閱讀背面之注意事項再填貧本頁 •裝·
T 經濟部中央標準局員工消費合作社印製 4/M73 五、發明説明 經濟部中央標準局員工消費合作社印製
T行解碼器RD2切換—個行選擇信號至另—個的時間和 心放大态SAO, ···，SAm，···的反應時間。 '有種已知的半導體存儲裝置使用所謂階層狀位元線 万法，其中位元線是由在階層狀構造中的主位元線和次 位凡線所組成，所以該半導體存儲裝置具^高密度㈣· -·J~. ° ^ ϋ ^ ^ ^ ^ ^ 70線万法於執行序列存取動作之半導體存儲裝置上也是 已知的。 、— 圖8和9表示了可操作於序列存取模式下之階層狀位 凡線半導體存儲裝置的一個範例。目8 λ示該半導體存 儲裝置之-記憶體單^矩陣—個區塊的電路。圖8和9 中所示類似於圖6中的零件記做與圖6中零件相同的號 碼。在半導體存儲裝置中：以行方向排列之複數個記憶 體早凡Mxy的源極或汲極與次位元線SB〇，sm，…·相連 接。如圖8中所示，從圖左邊第一個開始每兩個次位元 ，，SB2, ·..，經過記憶區選擇電晶體丁_，丁bi〇, ·.·而與 從罘一個開始每兩個主位元線Μβ〇, mb2，·相連接。相類 似地，從圖左邊第二個開始每兩〜個次位元線犯1，$犯， ·..，經過記憶區選擇電晶體丁B20，TB3〇, .·而與從第二個開 始每兩個主位元線MB1，MB3，···相連接。與各記憶區選擇 電晶體TBOOJBOi，··之閘極相連接的記憶區選擇線 疋入又位元組線WU相平行，而與各記憶區選擇電 晶體TB10JB11，…之閘極相連接的記憶區選擇線BS1也與 雙位H線WLi相平行。與各記憶區選擇電晶體丁B (請先間讀背而之注意事項再填·寫本頁 批衣----- 訂 ： 本紙張尺度適用中國國家標準（ CNS ) Λ4規格（210x297公楚 475173 經濟部中央標準局員工消费合作社印裝 A7 B7五、發明説明（5 ) TB21，…之閘極相連接的記憶區選擇線BS2是與雙位元組 線WLi相平行，而與各記憶區選擇電晶體TB30, TB31，…之 閘極相連接的記憶區選擇線BS3也與雙位元組線W L i相 平行。 如圖9中所示，各記憶體單元矩陣MAO，···JVIAm，…， MA15是由排列於行方向的複數個區塊0 - 255 (每一個皆如 圖8所建構）所組成。在同方向之區塊0 - 255的記憶體單 元，經過共同次位元線SBO, SB1，…和記憶區選擇電晶體 TBOO, TB10,…而與在該行方向延伸之共同主位元線MBO, MB1, ...相連接。該主位元線MBO, MB1，...與相關行選擇器 Y-S9相連接。 該階層狀位元線半導體存儲裝置在序列存取模式中的 動作如次：從與雙位元組線WLi相連接的記憶體單元M0, Ml，M2，以及M3中選擇一個記憶體單元，例如，一位址 的輸入使得該列選擇器X-S9選擇一個雙位元組線WLi。 結果，該雙位元組線WLi的雙位元組線信號之電壓變 爲”High”，且記憶區選擇線BSO和BS2每一個的記憶區選 擇信號之電壓變爲”High”。以這種方式，閘極與該雙位元 組線WLi相連接的記憶體單元MO, M1，...被選擇到，而記 憶區選擇電晶體TBOO和TB20被導通以將次位元線SB1和 SB2分別與主位元線MB1和MBO相連接。結果，其源極 及汲極與次位元線SB1和SB2相連接的記憶體單元被選 擇到。然後，基於輸入之位址，行選擇線CSO的行選擇 信號之電壓藉著行選擇器Y-S9的動作而變爲”High”，而 -8- 本纸張尺度適用中國國家標隼（CNS ) Λ4現格（210 X 297公兑） (請先閱讀背面之注意事項再填•寫本頁)， 4/5173 A7 ---- -— B7 五、發明説明（6 ) ~ 在仃選擇器Y-S9中的一行選擇電晶體TR〇被導通。當行 選擇電晶體TRO被導通時，該記憶體單元m經過該次位 元，’泉SB2和主位元線MBO而與一感測放大器（未表示出） 相連接。因爲茲主位元線MB〇與作爲參考電位的地電位 相連接，一指π記憶體單元M1資訊的信號DC〇被輸入 至该感測放大器。依類似的方法，其餘各記憶體單元矩 陣MA2,…，MAm，…，MA15的記憶體單元μ 1被選擇到，而 指示各記憶體單元矩陣ΜΑ2,…，MAm，…，ΜΑ15的記憶體單 元Ml資訊的信號DC〇，...，DCm，…，DC15被輸人至各別之 感測放大器（未表示出）。 在使用階層狀位元線方法並執行序列存取動作的半導 體存儲裝置中，·切換記偉區缚禪、線BSO - BS3的苎數數目 經濟部中央標準局員工消費合作社印裝 ^衣 一 訂 ~ (請先閱讀背面之：/i意事項再填•寫本頁) mBso.·: bs3....的兔:搔.盖農 1 孓農 it 即，從一主動狀態變爲非主動狀態以及反方向所需的時 ，間）而-皇‘。因此，當增加序列可存取記憶體單元，亦即 其資料可被該半導體存儲裝置之序列存取模式依序地讀 取的圮憶體單元之數目時，用來驅勒該記憶區選擇線B如 -BS3的電路之負載會增加。結果，記憶區選擇線挞〇 _ BS3的記憶區選擇線信號之轉換時間增加，其使得平均 存取時間相對應地較長。 發明摘要 本發明的一個目的是提供一種半導體存儲裝置，在即 使序列可存取έ己憶單元之數目增加時可以讓平均存取時 -9 - 本纸張尺度適用中國國家標準（CNS ) Λ4ϋ 21()>< 297公势1 ~ ~--~~- 475173 經濟部中央標準局員工消費合作社印裝 Λ7 B7 五、發明説明（7 ) 間變短，且讓晶片區域的增加被抑制。 根據本發明之一種方式的半導體存儲裝置具有一個或 較多的記憶體單元矩陣，各個之組成爲，複數個排列爲 矩陣形狀的記憶體單元；複數個延伸於一個或各個記憶 體單元矩陣之列方向並與各列之記憶體單元相連接的雙 位7C組線；複數個在一個或各個記憶體單元矩陣之行方 向延伸的階層狀構造中的主位元線和次位元線，其中以 行排列的記憶體單元與次位元線相連接而各次位元線與 一個主位元線相連接，如此以行排列的記憶體單元經過 次位元線而與主位元線相連接；與在一個或各個用來依 序地選擇主位元線之記憶體單元矩陣中的主位元線相連 接之行選擇機構；複數個用來選擇與依序被選擇之主位 元線相連接之次位元線的^憶區選擇線，該記憶區選擇 線與雙位7G組線平行延伸；用來輸出一雙位元組線信號 以驅動該雙位元組線的雙位元組線驅動機構；以及用來 輸出一記憶區選擇線信號以驅動該記憶區選擇線的記憶 區選擇線驅動機構。其中一個雙位元組線藉由輸出自雙 位元組線驅動機構的雙位元組線信，號而被選擇，而藉由 在一個或各個圯丨思體單元矩陣中與依序被選擇之主位元 線相連接的次位元線的，輸出自記憶區選擇線驅動機構 的記憶區選擇線信唬，其與被選擇之雙位元組線相連接 的記憶體單元在一個或各個記憶體單元矩陣中經過依序 選擇被序列地存取。輸出自記憶區選擇線驅動機構的記 憶區選擇線信號之轉換時間比起輸出自雙位元組線驅動 -10- 本紙張尺度適用中國國家標準（CNS ) Λ4現格（21〇:<297公处) 袭-- (請先閲讀背面之注意事項再填寫本頁)
-1T ΑΊ 五 、發明説明（ B7 經濟部中央標準局員工消費合作社印製 幾構的又位元組線信號的轉換時間要短。 /吏用於規格巾”記憶區（bank)，，係參照排列於鄰近之次 俊疋線間之一行記憶體單元。 依以上义結構，當該裝置在序列存取模式下操作，而 其中與被選擇之一個雙位元組相連接的記憶體單元是藉 換°己隐區選擇信號而相繼地被存取時，該記憶區選擇 L號是在高速下切換，因爲記憶區選擇線信號的轉換時 間比雙位7C組線信號的要來得短。結果，對與相同雙位 凡組線相連接的記憶體單元之序列存取在高速下完成。 另外，記憶區選擇線的數目比雙位元組線小得多。相應 地，即使序列可存取記憶體單元的數目增加，當抑制晶 片面積之增加時讓平均存取時間短是可能的。 么一具體實施例中，記憶體單元被排列在列方向，且 记憶區選擇線驅動機構以一對一分別對應於記憶體單元 矩陣的方式提供。 在這一具體實施例中，由於用於各別記憶體單元矩陣 一對一對應之記憶區選擇線驅動機構的提供，應用在記 憶區選擇線驅動機構上的負載容气是小的。因此，輸^ 自記憶區選擇線驅動機構之記憶區選擇線驅動信號的轉 換時間容許比雙位元組線驅動機構的雙位元組線信號 短。在此情況下，即使當記憶單元矩陣的數目被增加= 記憶區選擇線驅動機構的數目也因而增加，抑制晶片面 積之增加到一最小値仍是可能的，因爲記憶區選擇線驅 動線的數目要比雙位元組小得多。 •装----·--II— t (請先閲讀背而之注意事項再填^-本頁) -11 - 經濟部中央標準局員工消f合作社印製 五、發明説明（9 在’、缸只訑例中，記憶體單元矩陣的記憶區選擇錦 驅動機構和記憶區選擇線被率聯連接在一起。 這，造只有藉由將記憶區選擇線驅動機構放在一個記 憶體早疋矩陣的一邊且介於相鄰記憶體單元矩陣間，沒 有增加記憶區選擇線的數目而達到。相應地，雖沐使用 了複數個記憶區選擇線驅動機構，晶片面積的增加被特 别地抑制了。在延_具體實施例中，對所有的記憶體單 疋矩陣來説’記憶區選擇線信號電壓的改變並不在相同 的時間發生，而是根據記憶體單元矩陣的排列而延遲。 这在輸出資料上延遲的影響藉著將記憶體單元矩陣以一 種使輸出資料位元序列地轉移的排列方式而消去了。另 :万面’以上記憶區選擇線信號改變的延遲預防了瞬間 :流】時流經各記憶體單元矩陣之記憶區選擇線驅動機 構，”依序降低了在序列存取模式下操作期間瞬間電产 ^峰値。、结果，該半導體存儲裝以I定地表現存取動 具體實施例中，該裝置還具有第二 :動機構，其輸出端子與各別記物元矩陣的; 選擇線驅動機構之輸入端子相連接。 品 根據該構造，各別記憶體單元矩 動機構根據第二記憶區選擇線驅動==選擇線驅 信號的延遲。 百如上心己憶區選擇線 在-具體實施例中，記憶區選擇線驅動機構 n I : n ij=_「m I ! n -^^- - - - - -- - I - I— : ! - i—, u^r 、-° i (請先閱讀背面之注意事項再填t本頁) -12- A7 B7 五、發明説明（10 ) 具有與其輸入反向的極性，且第二記憶區選擇線驅動機 構的輸出也具有與其輸入反向的極性。 根據本構造，用於記憶區選擇線驅動機構的各記憶區 選擇線和第二記憶區選擇線驅動機構可被組合成一單級 反向器。因此，在整個晶片小比例的部分上形成它們是 可能的。 在一具體實施例中，當該裝置具有複數個記憶體單元 矩陣時，這些記憶體單元矩陣共享各個記憶區選擇線， 且其中在一個或多個記憶體單元矩陣的兩邊提供了記憶 區選擇線驅動機構，以使各記憶區選擇線的兩端與各記 憶區選擇線驅動機構的輸出端子相連接。 經濟部中央標準局員工消費合作社印製 根據這構造，各記憶區選擇線從兩端由與該記憶區選 擇線各端相連接的記憶區選擇線驅動機構來驅動。因 此’輸出自圮憶區選擇線驅動機構的記憶區選擇線信號 ，轉換時間容許比雙位元組線驅動機構的雙位元組線信 號來彳于短。即使因爲在一個或多個記憶體單元矩陣之兩 邊提供了記憶區選擇線驅動機構而使得記憶區選擇線驅 動機構的全部面積，或説全部平面尺寸被增加了，由於 记k區選擇線的數目比雙位元組線小得多，故晶片面積 的增加被儘量地抑制了。.另外，在提供了複數個記憶體 :…車的情況下，因爲記憶區選擇線驅動機構可：： 疋仅在圮憶體單元矩陣外部，故在相鄰的記憶體單元矩 T間形成間隙或空隔是不需要的。這避免了各個記憶體 單兀矩陣本身的面積增加。因此，在一半導體基體上做 本紙張尺度^ -13- 、發明説明（ 到有效率的零件排列是很容易的。 圖式之簡單説明 本發明將從此處以下户斤 之附F1而a、 所，又評細説明及藉由説明所认 、咐圖而被无分了解，；士㊇ m^ 岡， 醉而本發明非僅限於此，並中· 圖1是根據本發明的第—且 道、 置之基本部分的電路圖；例的+導體存儲裝 圖1A是圖i中半導體 、 圖2 、 渚裝置另一邵分的方塊圖；
M Z疋表7F孩第一且轉鲁、A 存取模式的時序圖； 例之半導體存儲裝置序列 置：芙太根據本發明的罘二具體實施例的半導體存儲裝 直<基本郅分的電路圖； 表 圖4是根據本發明的第二且妒舍、 置 示—八植只她例的+導體存儲裝 置<基本郅分的電路圖； 帝衣 署I 根據本發明的第四具體實施例的半導體存儲裝 置〈基本部分的電路圖； 圖回；疋傳統半導體存儲裝置之序列存取模式的方塊 圖 7 盖· # - ^ 、 序圖. 不傳統半導體存儲裝置之序列存取模式的時 德=w Γ"表、717在傳統使用階層狀位元線方法之半導體存 ' a L 记憶區構造的電路圖； 的傳統使用階層狀位元線方法之半導體存儲裝置 本發明之詳細說明 -14 - 請 a 閲 讀 背 意 事 項 再Λ m 寫 本 頁- 裝 訂 經濟部中央標準局員工消費合作社印製 U73 A7 ______B7 〜 一___ 五、發明説明（12 ) 本發明的半導體存儲裝置將參照圖形詳細描述如下 述0 (第一具體實施例） 圖1是根據本發明的第一具體實施例的半導體存儲裝 置的電路圖。該半導體存儲裝置具有與如圖8和9中所 示傳統唯讀半導體存儲裝置相同的構造，除了記憶區選 擇線驅動電路以及與其相關的部分之外。該半導體存儲 装置與圖8和9中所示相同的部分被記做.與圖8和9中 相同的參照號碼。 如圖1中所示，該半導體存儲裝置具有複數個NOR型 式的記憶體單元Mxy (X = 〇 - 4〇95, y = 〇 - 255)，以矩陣形狀排 列於半導體基體上。該半導體存儲裝置具有複數個排列 於列方向（圖i中之橫向方向）之記憶體單元矩陣M^〇，. MAm，…，及MA15 ;以及複數個在列方向延伸並與各列記 憶體單元矩陣MA0,…，MAm，…，及MA15相連接的雙位元組 線WLi (i = 〇 - 4095)。各個記憶體單元矩陣MA0,…，MAm，...， 及MA15是由排列於行方向（圖i中之垂直方向）之記憶 區0 - 255所組成。各個記憶區包括16個雙位元組線 WLi。記憶區〇 - 255具有相同的構造。如是，記憶區1的 構造將被描述如下。 在行方向延伸的次位元線SBO, SB1，…與記憶區1内排列 於行方向的記憶體單元Mxy的共同源極或汲極相連接。 這些排列於行方向相鄰位元線SB0和SB 1間的記憶體單 元組成了一個記憶區。相類似地，排列於相鄰位元線 -15- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210 X297公犛） (請先閲讀背面之注意事項再#寫本頁) ’裝. 訂 經濟部中央標準局員工消費合作社印製 475173 經濟部中央標準局員工消费合作社印掣 A7 B7 五、發明説明（13 ) SB1和SB2，SB2和SB3，…間的記憶體單元組成了各記 憶區。這些記憶區被排列於列方向。與次位元線SBO, SB1， …一起形成階層狀構造的主位元線MBO, MB1，…也在行方 向延伸。主位元線MBO, MB1，...接線穿過記憶區0 - 255。 次位元線SBO經過一記憶區選擇電晶體TB10與主位元線 MBO相連接，而次位元線SB1經過一記憶區選擇電晶體 TB20與主位元線MB1相連接。次位元線SB2經過一記憶 區選擇電晶體TBOO與主位元線MBO相連接，次位元線 SB3經過一記憶區選擇電晶體TB30與主位元線MB1相連 接。依此方式，圖1中從左手邊第一個開始每兩値次位 元線（以下使用”奇次位元線”）經過相關記憶區選擇電 晶體與相關第一個開始每兩個主位元線（以下使用”奇主 位元線”）相連接。相類似地，該圖中從左手邊第二個開 始每兩個次位元線（以下使用”偶次位元線”）經過相關 記憶區選擇電晶體與相關第二個開始每兩個主位元線（以 下使用α偶主位元線”）相連接。 與各記憶區選擇電晶體ΤΒΟΟ, ...之閘極相連接的記憶區 選擇線BSO與雙位元線WLi平行延伸，而與各記憶區選 擇電晶體TB10, TB11，…之閘極相連接的記憶區選擇線BS1 也與雙位元線WLi平行延伸。與各記憶區選擇電晶體 TB20, TB21,…之閘極相連接的記憶區選擇線BS2與雙位元 線WLi平行延伸，而與各記憶區選擇電晶'體TB30，...之閘 極相連接的記憶區選擇線BS3也與雙位元線WLi平行延 伸。相類似地，記憶區選擇線BSO - BS3是與其他連接次 -16- 本紙張尺度適用中國國家標隼（CNS ) Λ4規格（210X 297公釐） (請先閱讀背面之注意事項再衝寫本瓦) ,广裝· 、\呑 五 '發明説明（ 14 A7 B7 經濟部中央標隼局員工消费合作社印製 位元線和相關主位元線的記憶區選擇電晶體的閘極相連 接。舉例來説，當一記憶體單元Ml從雙位元組線WLi 的記憶體單元MO, Ml，M2,及M3中被選擇到時，與記憶體 單元Ml相連接的雙位元組線的電位被設爲” high，，，根 據預定的位址。也就是説，記憶區選擇電晶體TBOO被導 通藉以連接次位元線SB 1和主位元線MB 1。依此方式， 死憶區選擇線BSO或BS1其中之一和記憶區選擇線BS2 或BS3其中之一被啓動而分割與相同雙位元線之記憶體 單元MO, M1，…爲四群，於是四個記憶體單元群之一被選 擇到。 次位元線SBO, SB1，…是由半導體基體中的一擴散層組 成。主次位元線MBO, MB1，…是由一低阻抗金屬組成。雙 位元組線WLi和記憶區選擇線BS0 - BS3是巧$晶^'零 成。 該半導體存儲裝置還具有一個列解碼器RJ)用來在列位 址信號（A8 - A19)的接收上經過一未表示出的位元緩衝器 而輸出一列選擇信號，以及一個列選擇器x_sl用來在列 選擇信號的接收上選擇一個來自該列解碼器四的雙位 元組線WLi。該列選擇器X-S1具有雙位元組線驅動電路 U，11，…，其輸出端子與各雙位元組線WLi的一端相連 接，用來輸出雙位元組線信號以自排列於記憶體單元矩 陣MAO,…，MAm，及MA15之一列的記憶體單元中選擇出一 群，以及記憶區選擇線驅動電路1〇, 1〇，…，其輸出端子與 各记fe區選擇線BSO - BS3的一端相連接，用來輸出記憶 -17- 本紙張尺度適用中國國家標準（CNS ) --------裝------訂------.、---------------- 、 镛 -- (請先閱讀背面之注意事項再4ί寫本I-) 475173 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（15 ) 區選擇線信號以導通及關閉記憶區選擇電晶體TBOO, TB10, …。比起區塊1 ，該列選擇器X-S1對應其他各區塊還具 有雙位元組線驅動電路11，11，...以及記憶區選擇線驅動電 路10, 10,…。該半導體存儲裝置也具有記憶區選擇線驅動 電路20, 20,…排列於相鄰記憶體單元矩陣ΜΑ0,…，MAm及 MA15間以協助記憶區選擇線BS0 - BS3的驅動表現。也就 是説，各記憶區選擇線BS0 - BS3是與記憶區選擇線驅動 電路10和20，20,...相串聯連接。各記憶區選擇線驅動電 路10和20是由一兩級之反向器所、组成。 該半導體存儲裝置還具有一個行解碼器CD用來在行位 址信號（AO - A7)的接收上經過一未表示出的位元缓衝器而 輸出一行選擇線信號到行選擇線CS0 - CS63，以及一個行 選擇器Y-S1 ，藉著一個由行解碼器CD選定的行選擇線 CS0 - CS63，而用來選擇一個奇主位元線MBO, MB2,…。各 行選擇器Y-S1包括了行選擇電晶體TR0 - TR63，其基極分 別與行選擇線CS0 - CS63相蓮接。該主位元線MBO, MB2,… 經過行選擇電晶體TR0 - TR63而與圖1A中所示之感測放 大器的輸入端相連接。基於傳送至行選擇線CS0-CS63之 一的行選擇線信號，行選擇電晶體TR0 - TR63之一被導通 而連接主位元線MBO，MB2，…之一與感測放大器的輸入 端。另一方面，偶主位元線MB 1，…被接地而設在地電位 做爲參考電位。該行解碼器CD輸出一記憶區選擇信號 到列選擇器X-S1 。基於記憶區選擇信號，列選擇器X-S1 的記憶區選擇線驅動電路10，20，20，...驅動相關的記憶區 -18- 本纸張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） --------裝------訂-------- 冰 ,、 * * * - (請先閱讀背面之注意事項再^.寫本1-) A7 ________ _B7 五、發明説明（16 ) - 選擇線 BS0，BS1，BS2 或 BS3。 圖2疋表示該半導體存儲裝置之序列存取模式的 圖。 孩半導體存儲裝置在讀取每頁256個雙位元組資料時的 動作描述如下。當位址信號(A0-A19)在時間t0時變爲確 定後’圖2 ( a)中所示之列位址信號(A8 _ A19)在時間丨1時 變爲確S。基於此確定之列位址信號且藉著列解碼器奶 和列選擇器x-S1，圖2(c)中所示之雙位元組線WLi之 雙位元組信號的電壓漸漸變爲” High” ，而在時間12時 變爲確定。同樣地，基於圖2(b)中所示與列位址信號 _ A19)同時在時間t丨時變爲確定的行位址信號_ μ) _， 圖2(d)-(g)中所示之記憶區選擇線bs〇-bS3之各記憶區 選擇線信號的電壓在時間tl時變爲確定。較清楚地說， 經濟部中央標隼局員工消費合作社印¾ _記憶區選擇線BS1和BS2的記憶區選擇線信號的電^變 爲High” ，而記憶區選擇線BSO和BS3的記憶區選擇線 信號的電壓變爲” Low” 。結果，對應於雙位元組資= W0的記憶體單元M0被選擇到。於是，在時間t3時/，'在 各王位TL線MB0及MB1上指示記憶體單元M〇資訊之 信號的電壓變爲確定，因此圖2 ( h)中所示，主位元名 MB0的資料DmB0(m^_15)變爲確定。還有，基於行位 信號（A0-A7)，圖2(1)中所示，行選擇線cs〇的行選^ = 信號電壓在時間T1時被行解碼器CD變鳴7、 是行選擇電晶體被導通。於是在時間14時，圖2 ( m ) 所示基於主位元線MS0和MB1之輸出信號Dm(m==(K⑸ -19- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） 475173 A7 B7 五、發明説明（17) 〜 變爲確定。 當只有行位址信號（A0-A7)如圖2(b)中所示在時間^ 時改變時’記憶區選擇線BSO和BS2的記憶區選擇線信 號假定爲” High ”電壓，而記憶區選擇線bsi和的二己 憶區選擇線信號假定爲 Low 電壓。結果，因爲雔彳—一 組線已經確定，對應於雙位元組資料w 1的記憶體單元 Ml被選擇到，且主位元線MB0及ΜΒι上信號的=== 爲確定。在時間t6時，圖2(i)中所示，主位元線 的資料DmBl (m = 0 - 15)變爲確定。當行選擇線cs〇的行選 擇線仏號（圖2 (1)中所示）在時間t 7變爲” High，，時，；^ 選擇電晶體被導通，且基於主位元線MB0及MB1之輸出 信號D m的電壓變爲確定。 對雙位元組資料W2以及隨後的雙位元組資料來說， 當切換記憶區選擇線信號和行選擇線信號時，與相同雙 位元組線連接之記憶體單元Μ X y的資訊接連被讀取，於 是頁Ph的頁資料DmBk(m = 0- 15，k = 0 - 255)被讀出，如同 雙位元組資料W 0和W1的情形一般。 當列位址信號（A8 - A19)已改變而更改頁P h至下一頁 經濟部中央標準局員工消費合作社印製 (P h + 1 )時，與頁p h相類似的讀取動作在雙位元組線改 變之後被執行。 如上所述，在該種具有階層狀位元線結構並執行序列 存取動作的半導體存儲裝置中，當列位址信號（A8 _ Ai9) 未改變且只有行位址信號（A0 _ A7)改變時，亦即當一頁的 雙位元组資料被序列地讀取時，記憶區選擇線BS〇 · _BS _ -20- 本紙張尺;ϊϊΐ用中國國家[¥準（CNS ) Λ4規----- A7 五 、發明説明（ 18 ) B7 中一個切換到另-個。這時，記憶區選擇㈣ =陣_，...，〜.，及_之相關义 二I相應地，各個記憶區選擇線驅動電路: + ’20, ···只用在小負冑。這容許來自記憶區選 氣路10, 10, ···和20,20,…之記情E俨搂的产％ 、，泉動 己U £砥擇線信號的轉換時間 可、广從王動狀態改變到非主動狀態及反向所 =來Μ位元組線驅動電路u，…·之雙位元組信號 :二：記憶區選擇線⑽-购的數目比起雙位元組線 要小件少’ *由記憶區選擇線驅動電路1〇，1〇，..·和2〇 2〇 二:佔去的總面積相對地小。因此，由於提供記憶區選 擇、'泉和憶區選擇線驅動電路所造成的晶片平面尺寸之 增加被抑制了。 、 、相應地K吏該半導體存儲裝置之可藉序列存取動作 接連碩取（圮憶體單元的數目增加了，亦即，即使雙位 元組長度做得較長，抑制晶片面積的增加並容許短的平 均存取時間仍是可能的。另外，#記憶體單元的數目未 經濟部中央標準局員工消費合作社印製 增加時，該半導體存儲裝置具有比傳統的要短的平均存 取時間。 在S半導把存儲^置中，在每個傾向延遲如與列選擇 器X- S 1間距離的記憶區選擇線BS〇 _ BS3上記憶區選擇 線信號之電壓的改變變得較長。爲了應付這延遲，記憶 月豆單元矩陣ΜΑ0,…，MAm，…，及ma15以各別輸出信號D〇 _ D15之位元自輸出信號D 〇起依序轉換的方式被排列。在 -21 - 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2lOX297公廣
、發明説明（19 2方式中，該輸出信號DO-D15未被逆向影響。在這種構 造中，同時流經記憶區選擇線驅動電路10, 10, ···和2〇,2〇, ...目坪間的電流可以被預防，而在該半導體存儲裝置的序 列存取動作期間得到降低之瞬間電流。因此，該半導體 存裝置的序列存取動作被穩定化。 (第一具體實施例） 圖3是根據本發明第二具體實施例之半導體存儲裝置 的基本邵分的電路圖。該半導體裝置具有與第一具體實 =例之隹碩半導體存儲裝置相同的構造，除了列選擇 备’兄憶區選擇線和記憶區選擇線驅動電路之外。因 此，第二具體實施例中與第一具體實施例相同的零件記 做與其相同的號碼，而其説明在此省略。 如圖3中所示，四個輸出其極性與輸入相反的記憶區 選擇線驅動電路40, 40,…被提供在排列於列方向之相鄰記 經濟部中央標準局員工消費合作社印製 體單元矩陣ΜΑ0,…，MAm及MA15之間。另外，四個輸 出其極性與輸入相反的記憶區選擇線驅動電路4〇, 4〇，…被 才疋仏在列選擇咨X _ S 2和第一記憶體單元矩陣M a 〇之 間。该成群的記憶區選擇線驅動電路4〇, 4〇, · ·.驅動了分別 提供於記憶體單元矩陣ΜΑ0, · ··，MAm及MA15的次記憶區 選擇線SBS0-SBS3 。該列選擇器X-S2具有主記憶區選 擇線驅動電路30, 30,…，其輸出極性與輸入極性相反。各 主記憶區選擇線驅動電路30, 30, ·.·的輸出端子與和雙位元 組線W L丨平行排列的主記憶區選擇線MBS0 _ MBS3的一 端相連接。該主記憶區選擇線MBS0_MBS3與各記憶區選 -22 本紙張尺度適用中國國家標隼（CNS ) Λ4規格（210X 297公楚） 五、 發明説明（2〇 ) A7 B7 經濟部中央標隼局員工消費合作社印裝 擇線驅動電路40, 40,…的輸入端子相連接。基於主記憶區 選擇線驅動電路30, 30,…，記憶區選擇線驅動電路4〇, 4〇, ·.·驅動了分別在記憶體單元矩陣MAO, MAi，…的次記憶區 選擇線 MBS0 - MBS3。 因爲各個記憶體單元矩陣ΜΑ0,…，MAm，…及MA15的記 憶區選擇線驅動電40, 40,…驅動各別記憶體單元矩陣的次 記憶區選擇線MBS0-MBS3，各個記憶區選擇線驅動電^ 4〇, 40,…上的負載很小，故來自主記憶區選擇線驅動電路 30,3〇，···和記憶區選擇線驅動電路4〇,4〇，…的記憶區選擇 線信號的轉換時間變得比來自雙位元組線驅動電路丨丨Η …的雙位元組線信號要短。相應地，即使被序列存取七己’ 憶體單元的數目增加了，由於抑制總晶片面積的增加， 降低平均存取時間仍是可能的。 曰 另外，因爲各個主記憶區選擇線驅動電路如，％ 和 憶區選擇線驅動電路40,40，..·可由—個單極反向器組成 要降低相對於總晶片面積之驅動電路面積是可能的。 (第三具體實施例） 圖4是根據本發明第三具體實施例之半導體 的基本邵分的電路圖。該半㈣㈣具有與第 施例t半導體存儲裝置相同的構造足只 選擇線驅動電路之外。因此，第三具體實施’7 中=-具體實施例相同的零件記做與 而其説明在此省略。 观碼 該半導體存儲裝置具有列選擇 八，其具有與圖 請 先 閱 讀 背 ft 之 注 意 事ΙΛ 堡、·γ I裝 頁- 訂· 記 置 實 例 本紙張尺度適财_家標格_ ( -23 A7 A7 B7 五、發明説明（21 :所示第-具體實施例的列選擇器x_s "目同的構造。 孩裝置還有-個具有記憶區選擇線驅動電路％，5q，…的記 憶區選擇器B·8 ’驅動電路的輸出端子分別與記憶區選 擇線BS〇_BS3相連接。該記憶區選擇器B-S被定位在盘 關係記憶體單元矩陣及麗15的列選擇器χ、_ S3j目對的一邊。記憶區選擇線BS0-BS3從其兩端被列選 擇Ή 3中^己憶區選擇線驅動電路1〇, 1〇,..和記憶區 選擇备B S中之c憶區選擇線驅動電路％ % .同時驅 動。 相應地，記憶區選擇線驅動電路1〇，1〇，···以及記憶區選 擇線驅動電路50, 5G，···的記憶區選擇線信號的轉換時間容 4比來自雙位元組線驅動電路u，u，…的雙位元組線信號 要短。因此，即使序列可存取記憶體單元的數目增加 了，艰平均存取時間較短並抑制晶片之面積的增加是可 能的。還有，因爲列選擇器X-S3和記憶區選擇器b_s 可被置於記憶體單元矩陣MA0，...，MAm及MA15的外部， 故在相鄰記憶體單元矩陣ΜΑΑ.,ΜΑβ，…及MA15間形成 間隙或空隔是不需要的。這消去了記憶體單元矩陣麵， ·.，MAm, ···及MA15本身面積的增加。相應地，有效率地 排列各零件是較容易的。 (第四具體實施例） 圖5疋根據本發明第四具體實施例之半導體存儲裝置 的基本邵分的電路圖。該半導體裝置具有與圖9中所示 傳、’、充半寸存儲裝置相同的構造，除了具有記憶區選擇 -24- 丨_；丨_：----裝------訂------球 -·:: . - A - (請先閱讀背面之注意事項再填寫本育) 經濟部中央標準局員工消費合作社印製 五、發明説明（ 22 A7 B7 經濟部中央標準局員工消費合作社印製 線驅動電路的列選擇器之外。因此，第四具體 與傳統半導體存儲裝冒相鬥沾+ /、、 碼，而其説明在此省略的…做與其相同的號 予儲_有列選擇器X_S4，其具有記憶 ^選擇，，泉驅動電路60,60，·.·以及雙位元組線驅動電路”， 圖5中所π。遠6己憶區選擇線驅動電路的6〇 …具有比雙位元組線驅動電路u，u，.大的驅動功率。’ ’ 相應地，記憶區選擇線驅動電路6〇,6〇，·的記憶區 線信號的轉換時間容許比來自雙位元組線驅動電路U:u， 2雙組線信號要短。因此’即使序列可存取記憶 阮早的數目增加了，由於抑制晶片之面積的增加 低平均存取相是可能的。因爲記憶區選擇線驅動電路 6〇, 60,.··具有增加的驅動功率，記憶區選擇線驅動電路的 6〇,…在數目上要比雙位元組線驅動電路n，u，…小得 多。因此，抑制晶片面積之增加至最小是可能的。 在第一到第四具體實施例中，N〇R型的半導體存儲裝 置已作説明’但本發明也可應用在具有階層狀位元線結 構的N A N D型半導體存儲裝置。 。，需再説明，記憶體單元矩陣的數目和排列該記憶體 單元的方式並不限於第-到第四具體實施例中所描述 者。 以此描述之本發明，顯然地同類者將以烧 化。這些變化不離開本發明的精神和範疇，1所有 於此技藝者會是非常明顯的這些修正將被包本 請專利範圍内。 σ ----^ ^----tpi------ΐτ------银 — ί::·'::·* * (请先閱讀背面之注意事項私41寫本頁) . 、’ -25- 475173 A7 B7五、發明説明（23 ) 經濟部中央標準局員工消費合作社印製 (對臺灣） 參照字元説明 CD ... Column decoder 行解碼器 RD…Row decoder列解碼器 MB0 - MB5 ... Main bit lines 主位元線 SB0 - SB5 …Sub-bit lines 次位元線 WLi…Word line雙位元組線 BS0 - BS3 ... Bank selection lines 記憶區選擇線 MBS0 - MBS3 ... Main bank selection lines 主記憶區選擇線 SBSO - SBS3 …Sub-bank selection lines 次記憶區選擇線 ΤΒΘΟ, TB10, ΤΒ2Θ，TB30 …Bank selection transistors 記憶區選擇 電晶體 TRO - TR63 ··· Column selection transistors 行選擇電晶體 X-Sl - X-S5, X-S9 ··· Row selectors 列選擇器 Y-S1 - Y-S5, Y-S9 ··. Column selectors 行選擇器 B-S ... Bank selector記憶區選擇器 10, 20, 30, 40, 50, 60 …Bank selection line driving circuits 記憶區選 擇線驅動電路 11…Word line driving circuit雙位元組線驅動電路 -26- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） --------r 裝-- (請先閱讀背面之注意事項寫本頁) 、11 :線