KR100555537B1 - 패킷 어드레싱 방식의 프로그래머블 듀얼 포트 메모리장치 및 그 패킷 어드레싱 방법 - Google Patents

패킷 어드레싱 방식의 프로그래머블 듀얼 포트 메모리장치 및 그 패킷 어드레싱 방법 Download PDF

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Abstract

패킷 어드레싱 방식의 프로그래머블 듀얼 포트 메모리 장치 및 그 패킷 어드레싱 방법이 개시된다. 본 발명의 메모리 장치는 메모리 장치로/로부터 입출력되는 데이터들이 실리는 데이터 입출력 패드들을 결정하는 워드 길이 신호를 디코딩하는 워드 길이 디코더에 의해 메모리 블락들 중 소정의 메모리 블락이 선택되고, 선택된 메모리 블락에서 출력되는 메모리 셀들의 데이터들이 결정된 데이터 입출력 패드들로 순차적으로 출력되고 결정된 데이터 입출력 패드들로 입력되는 데이터들이 선택된 메모리 블락으로 순차적으로 입력된다. 본 발명에 의하면, 독출 동작과 기입 동작이 데이터 입출력 패드별로 독립적으로 이루어지고 선택적으로 설정되는 워드 길이에 따라 메모리 장치의 데이터 입출력 위스를 조절할 수 있으며 메모리 블락의 부분적인 활성화에 의해 전력 소비를 줄일 수 있다.
프로그래머블 듀얼 포트 메모리 장치, 워드 길이, 패킷 어드레싱 방법

Description

패킷 어드레싱 방식의 프로그래머블 듀얼 포트 메모리 장치 및 그 패킷 어드레싱 방법{Programmable dual port memory device of packet addressing method}
도 1은 종래의 DRAM의 어드레싱 방법에 따른 데이터 출력 스킴을 보여주는 도면이다.
도 2는 본 발명의 제1 실시예에 따른 메모리 장치의 패킷 어드레싱 방법을 설명하는 도면이다.
도 3은 도 2의 패킷 어드레싱 방법을 구현하는 메모리 블락 맵핑을 보여주는 도면이다.
도 4는 도 2의 패킷 어드레싱 방법을 위한 메모리 콘트롤러와 메모리 장치 사이의 어드레스 맵핑 테이블을 보여주는 도면이다.
도 5는 본 발명의 제2 실시예에 따른 프로그래머블 듀얼 포트 메모리 장치의 데이터 입출력 구조를 설명하는 도면이다.
도 6은 본 발명의 프로그래머블 듀얼 포트 메모리 장치와는 다른 데이터 입출력 구조를 설명하는 도면이다.
도 7은 도 5 및 도 6의 데이터 입출력 구조를 구현하는 내부 메인 버스 구조를 설명하는 도면이다.
도 8은 본 발명의 패킷 어드레싱 방법을 적용한 프로그래머블 듀얼 포트 메 모리 장치를 보여주는 도면이다.
도 9는 도 8의 메모리 장치의 동작 타이밍 다이어그램을 보여주는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 독출 및 기입 동작이 동시에 가능한 프로그래머블 듀얼 포트 기능을 갖고, 프로그래머블 듀얼 포트로 전송되는 데이터 량을 다양한 워드 길이(word length)로 조정 가능한 메모리 장치에 관한 것이다.
종래의 DRAM은 개인용 컴퓨터(PC)의 메인 메모리(main memory) 용도를 중심으로 개발되어왔다. 메인 메모리로서의 DRAM은 내부 레지스터에 셋팅된 버스트 길이와 데이터 마스크 신호(DQM)에 의해 고정된 데이터 위스(data width)로 독출 및 기입 동작이 이루어진다. 일반적인 DRAM은 ×16 또는 ×32 등의 넓은 데이터 위스를 갖는다.
도 1은 DRAM에 있어서 종래의 어드레싱 방법에 따른 데이터 출력 스킴을 보여주는 도면이다. 이를 참조하면, 액티브 명령(ACTIVE)과 함께 로우 어드레스(RA)가 클럭 신호(CLOCK)에 동기되어 입력된 후, 독출 명령(READ)과 함께 칼럼 어드레스, 예컨대, xxxxxx00가 입력된다. 로우 어드레스와 칼럼 어드레스에 해당하는 메모리 셀 데이터들이 일정 시간 후 클럭 신호(CLOCK)에 동기되어 제1 내지 제16 데이터 입출력 패드들(DQ0~DQ15)로 출력된다. 버스트 길이, 예컨대, BL=4에 해당하는 데이터들이 즉, 칼럼 어드레스 xxxxxx00 -> xxxxxx01 -> xxxxxx10 -> xxxxxx11에 해당하는 메모리 셀 데이터들이 클럭 신호(CLOCK)에 동기되어 16개의 데이터 입출력 패드들(DQ0~DQ15)로 순차적으로 출력된다.
이러한 ×16 데이터 위스를 갖는 DRAM을 ×4 또는 ×8 등의 작은 데이터 위스를 필요로하는 시스템 응용, 예를 들어, 노트북 PC, 휴대폰 또는 PDA 등의 모바일 시스템 응용에 사용하게 되면, 잉여의 데이터 위스로 인해 전력 소비가 커져서 시스템 성능 저하를 초래한다. 이에 따라, DRAM이 사용되는 시스템의 응용에 맞추어 작은 데이터 위스로 또는 넓은 데이터 위스로 선택적으로 데이터 입출력 위스를 조절할 수 있는 메모리 장치가 요구된다.
종래 DRAM의 입출력 포트들은 독출 동작에 따른 출력 데이터들을 동시에 출력하거나 기입 동작을 위한 입력 데이터들을 동시에 입력한다. 즉, 종래의 DRAM은 한번에 독출 동작 또는 기입 동작으로 고정되는 포트 스킴(port scheme)을 갖는다.
그러므로, DRAM이 사용되는 시스템의 응용에 맞추어 독출 동작과 기입 동작을 동시에 수행하는 입출력 포트들을 갖는 듀얼 포트 스킴(dual port scheme)의 DRAM이 존재하여 데이터 입출력 위스를 선택적으로 조절할 수 있다면, 모바일 시스템 응용에 있어서 필수적인 DRAM이 될 것이다.
본 발명의 목적은 패킷 어드레싱(packet based addressing) 방법 의 프로그래머블 듀얼 포트를 구현하는 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 메모리 장치의 패킷 어드레싱 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 메모리 장치는 행들 및 열들로 배열된 복수개의 메모리 셀들을 포함하는 다수개의 메모리 블락들; 메모리 장치로/로부터 입출력되는 데이터들이 실리는 데이터 입출력 패드들을 결정하는 워드 길이 신호를 디코딩하여 메모리 블락들 중 소정의 메모리 블락을 선택하는 워드 길이 디코더; 메모리 블락에서 선택된 메모리 셀들의 데이터들이 실리는 내부 메인 버스; 내부 메인 버스에 실리는 데이터들을 결정된 데이터 입출력 패드들로 선택적으로 전달하고 결정된 데이터 입출력 패드들로 입력되는 데이터들을 내부 메인 버스로 전달하는 스위치들; 및 메모리 블락에서 선택된 메모리 셀로부터 순차적으로 어드레싱되는 메모리 셀들의 데이터들이 순차적으로 출력되고 메모리 블락에서 선택된 메모리 셀로부터 순차적으로 어드레싱되는 메모리 셀들로 기입될 데이터들이 입력되는 데이터 입출력 패드들을 포함한다.
바람직하기로, 메모리 장치는 결정된 데이터 입출력 패드들의 일군으로 메모리 셀들의 데이터들이 독출되고, 나머지 일군으로 메모리 셀들로 기입될 데이터들이 입력된다.
상기 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 메모리 장치는 행들 및 열들로 배열된 복수개의 메모리 셀들을 포함하는 다수개의 메모리 블락들; 메모리 블락들 중 소정의 메모리 블락을 선택하는 워드 길이 신호를 디코딩하는 워드 길이 디코더; 메모리 블락에서 선택되는 메모리 셀들의 데이터들이 실리는 내부 메인 버스; 메모리 장치로/로부터 입출력되는 데이터들이 실리는 데이터 입출력 패드들을 결정하는 선택 신호들을 디코딩하는 데이터 입출력 패드 디코더; 내부 메인 버스에 실리는 데이터들을 선택적으로 결정된 데이터 입출력 패드들로 전달하고 결정된 데이터 입출력 패드들로 입력되는 데이터들을 내부 메인 버스로 전달하는 스위치들; 및 워드 길이 신호에 의해 결정된 메모리 블락에서 선택되는 메모리 셀로부터 순차적으로 어드레싱되는 메모리 셀들의 데이터들이 순차적으로 출력되고, 워드 길이 신호에 의해 결정된 메모리 블락에서 선택되는 메모리 셀로부터 순차적으로 어드레싱되는 메모리 셀들로 기입된 데이터들이 순차적으로 입력되는 데이터 입출력 패드들을 포함한다.
더욱 바람직하기로, 메모리 장치는 결정된 데이터 입출력 패드들의 일군으로 메모리 셀들의 데이터들이 독출되고, 나머지 일군으로 메모리 셀들로 기입될 데이터들이 입력된다. 그리고 워드 길이 신호는 메모리 장치와 연결되는 메모리 콘트롤러에서 제공되는 어드레스 신호들 중 상위 비트에 해당하는 어드레스 신호와 연결된다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 메모리 장치의 패킷 어드레싱 방법은 워드 길이 신호를 디코딩하여 소정의 메모리 블락들을 선택하는 단계; 선택 신호를 디코딩하여 소정의 데이터 입출력 패드들을 선택하는 단계; 선택된 메모리 블락에서 독출되는 메모리 셀들의 병렬 데이터들을 직렬 데이터들로 변환하는 단계; 및 직렬 데이터들을 상기 선택된 데이터 입출력 패드들로 순차적으로 출력하는 단계를 포함한다.
더욱이, 메모리 장치의 패킷 어드레싱 방법은 선택된 메모리 블락들의 메모리 셀들로 기입될 데이터들을 선택된 데이터 입출력 패드들로 순차적으로 입력되는 단계; 선택된 데이터 입출력 패드들로 입력되는 직렬 데이터들을 병렬 데이터들로 변환하는 단계; 및 병렬 데이터들을 선택된 메모리 블락들의 메모리 셀들로 기입하는 단계를 더 포함한다.
따라서, 본 발명에 의하면, 패킷 어드레싱 방식을 적용한 프로그래머블 듀얼 포트 메모리 장치는 독출 동작과 기입 동작이 데이터 입출력 패드별로 독립적으로 이루어지고, 선택적으로 설정되는 워드 길이에 따라 메모리 장치의 데이터 입출력 위스를 조절할 수 있으며, 메모리 블락의 부분적인 활성화에 의해 전력 소비를 줄일 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 메모리의 패킷 어드레싱 방법을 개념적으로 설명하는 도면이다. 이를 참조하면, 도 1의 타이밍도와 비교하여, 칼럼 어드레스 xxxxxx00에 해당하는 메모리 셀 데이터가 제1군의 데이터 입출력 패드들(DQ0-DQ3)로 출력되고, 이어서 연속되는 클럭 신호(CLOCK)의 에지에 응답하여 버스트 길 이, 예컨대, BL=4에 해당하는 메모리 셀 데이터들이 제1군의 데이터 입출력 패드들(DQ0-DQ3)로 출력된다. 제2군의 데이터 입출력 패드들(DQ4-DQ7)로는 칼럼 어드레스 xxxxxx01로부터 버스트 길이 BL=4에 해당하는 메모리 셀 데이터들이 출력된다. 제3군의 데이터 입출력 패드들(DQ8-DQ11)로는 칼럼 어드레스 xxxxxx10으로부터 버스트 길이 BL=4에 해당하는 메모리 셀 데이터들이 출력된다. 제4군의 데이터 입출력 패드들(DQ12-DQ15)로는 칼럼 어드레스 xxxxxx11로부터 버스트 길이 BL=4에 해당하는 메모리 셀 데이터들이 출력된다.
본 발명에서, 16개의 데이터 입출력 패드들(DQ0-DQ15)을 4개의 군(group)으로 나누어, 하나의 군, 예컨대 제1군의 데이터 입출력 패드들(DQ0-DQ3)로 버스트 길이, 예컨대 BL=4에 해당하는 데이터들을 출력하도록 하는 어드레싱 방식을 "패킷 어드레싱(packet addressing) 방식"이라 칭한다.
이러한 패킷 어드레싱 방식을 구현하는 메모리 맵핑이 도 3에 도시되어 있다. 이를 참조하면, 4개의 블락들(BLOCK0-BLOCK3)으로 구성되는 메모리 어레이에서 제1 블락(BLOCK0)은 최하위 어드레스 신호들이 00으로, 제2 블락(BLOCK1)은 최하위 어드레스 신호들이 01로, 제3 블락(BLOCK2)은 최하위 어드레스 신호들이 10으로, 그리고 제4 블락은 최하위 어드레스 신호들이 11로 셋팅된다.
도 2의 패킷 어드레싱 방식과 도 3의 메모리 맵핑을 연계하여 설명하면, 칼럼 어드레스 xxxxxx00에 응답하여 제1 블락(BLOCK0)의 00000 어드레스로부터 11100 어드레스 방향, 즉 A 방향으로 메모리 셀들이 순차적으로 어드레싱되어 제1군의 데이터 입출력 패드들(DQ0-DQ3)로 메모리 셀 데이터들이 출력된다. 칼럼 어드레스 xxxxxx01에 응답하여서는 제2 블락(BLOCK1)의 00001 어드레스로부터 11101 어드레스 방향으로 메모리 셀들이 순차적으로 어드레싱되어 제2군의 데이터 입출력 패드들(DQ4-DQ7)로 메모리 셀 데이터들이 출력된다. 칼럼 어드레스 xxxxxx10에 응답하여 제3 블락(BLOCK2)의 00010 어드레스로부터 11110 어드레스 방향으로 메모리 셀들이 순차적으로 어드레싱되어 제3군의 데이터 입출력 패드들(DQ8-DQ11)로 메모리 셀 데이터들이 출력된다. 칼럼 어드레스 xxxxxx11에 응답하여 제4 블락(BLOCK3)의 00011 어드레스로부터 11111 어드레스 방향으로 메모리 셀들이 순차적으로 어드레싱되어 제4군의 데이터 입출력 패드들(DQ12-DQ15)로 메모리 셀 데이터들이 출력된다.
본 발명의 패킷 어드레싱 방식을 구현하기 위하여, 도 3의 메모리 블락의 구별은 메모리 콘트롤러로부터 입력되는 로우 어드레스의 최상위 어드레스 비트, 예컨대 4개의 블락으로 구성되는 경우 최상위 2비트에 의해 정의된다. 그리고 메모리 콘트롤러로부터 입력되는 최하위 어드레스 비트는 메모리 블락을 선택하는 비트로 정의된다. 이는 도 4에 도시된 어드레스 맵핑 테이블에 도시되어 있는 데, 선택되는 메모리 블락만을 부분적으로 활성화시켜 메모리 장치의 소비 전력을 감소시키는 효과를 가져온다.
도 5는 본 발명의 제2 실시예에 따른 프로그래머블 듀얼 포트 메모리 장치의 데이터 입출력 구조를 설명하는 도면이다. 이를 참조하면, 메모리 장치(510)와 메모리 콘트롤러(550) 사이에 데이터 입출력 라인들(DQ0-3, DQ4-7, DQ8-11, DQ12-15)이 연결된다. 데이터 입출력 라인들(DQ0-3, DQ4-7, DQ8-11, DQ12-15)은 메모리 장 치(510)의 데이터 입출력 포트들과 직접 연결된다. 제1군 및 제2군의 데이터 입출력 라인들(DQ0-3, DQ4-7)로는 메모리 셀들로 기입될 데이터들이 입력되고 제3군 및 제4군의 데이터 입출력 라인들(DQ8-11, DQ12-15)로는 독출된 메모리 셀 데이터들이 출력된다.
즉, 제1군의 데이터 입출력 라인(DQ0-3)으로 입력되는 제1 워드 데이터(1st WORD)가 내부 메인 버스(540)를 통해 선택된 뱅크(520, 530, 540, 550)의 제1 블락(522)으로 기입된다. 제2군의 데이터 입출력 라인(DQ4-7)으로 입력되는 제2 워드 데이터(2nd WORD)가 내부 메인 버스(540)를 통해 선택된 뱅크(520, 530, 540, 550)의 제2 블락(524)으로 기입된다. 제3군의 데이터 입출력 라인(DQ8-11)으로는 내부 메인 버스(540)를 통해 선택된 뱅크(520, 530, 540, 550)의 제3 블락(526)으로부터 독출되는 데이터가 실리고, 제4군의 데이터 입출력 라인(DQ12-15)으로는 내부 메인 버스(540)를 통해 선택된 뱅크(520, 530, 540, 550)의 제4 블락(528)으로부터 독출되는 데이터가 실린다.
도 6은 도 5의 프로그래머블 듀얼 포트 메모리 장치와는 다른 데이터 입출력 구조를 설명하는 도면이다. 이를 참조하면, 제1군 및 제2군의 데이터 입출력 라인들(DQ0-3, DQ4-7)로는 독출된 메모리 셀 데이터들이 출력되고 제3군 및 제4군의 데이터 입출력 라인들(DQ8-11, DQ12-15)로는 메모리 셀들로 기입될 데이터들이 입력된다. 제1군의 데이터 입출력 라인(DQ0-3)으로 출력되는 제1 워드 데이터(1st WORD)는 내부 메인 버스(540)를 통해 선택된 뱅크(520, 530, 540, 550)의 제3 블락(526)으로부터 독출되는 데이터가 실리고, 제2군의 데이터 입출력 라인(DQ4-7) 으로 출력되는 제2 워드 데이터(2nd WORD)는 내부 메인 버스(540)를 통해 선택된 뱅크(520, 530, 540, 550)의 제4 블락(528)으로부터 독출되는 데이터가 실린다. 제3군의 데이터 입출력 라인(DQ8-11)으로는 내부 메인 버스(540)를 통해 선택된 뱅크(520, 530, 540, 550)의 제1 블락(522)으로 기입될 데이터들이 실리고, 제4군의 데이터 입출력 라인(DQ12-15)으로는 내부 메인 버스(540)를 통해 선택된 뱅크(520, 530, 540, 550)의 제4 블락(528)으로 기입될 데이터들이 실린다.
도 5 및 도 6의 데이터 입출력 구조를 구현하는 내부 메인 버스 구조(540)가 도 7에 도시되어 있다. 도 7을 참조하면, 각 뱅크들(520, 530, 540, 550)의 각 블락들(522, 524, 526, 528, 532, 534, 536, 538, 542, 544, 546, 548, 552, 554, 556, 558)과 내부 메인 버스(540) 사이에 제1 내지 제4 스위칭 신호들(SEL0, SEL1, SEL2, SEL3)에 각각 응답하는 스위치들(701-704, 711-714, 721-724, 731-734)을 포함한다.
도 8은 본 발명의 패킷 어드레싱 방법을 적용한 프로그래머블 듀얼 포트 메모리 장치를 보여주는 도면이다. 이를 참조하면, 메모리 콘트롤러(810)와 메모리 장치(820)는 제1군 내지 제4군의 데이터 입출력 라인들(DQ0-3, DQ4-7, DQ8-11, DQ12-15)을 통해 서로 연결된다. 설명의 편의를 위하여, 제1군의 데이터 입출력 라인(DQ0-3)으로 출력되는 데이터를 제1 워드(WORD0), 제2군의 데이터 입출력 라인(DQ4-7)으로 출력되는 데이터를 제2 워드(WORD1), 제3군의 데이터 입출력 라인(DQ8-11)으로 출력되는 데이터를 제3 워드(WORD2), 그리고 제4군의 데이터 입출력 라인(DQ12-15)으로 출력되는 데이터를 제4 워드(WORD3)라고 정의한다.
메모리 장치(820)는 제1 및 제2 워드 길이 신호(WL0, WL1)에 의해 뱅크(840, 842, 844, 846) 내 메모리 블락들(850, 852, 854, 856)이 선택되고, 선택된 메모리 블락(850, 852, 854, 856)의 메모리 셀들이 제1 및 제2 선택 신호들(SEL0, SEL1)에 응답하여 선택되는 제1군 내지 제4군의 데이터 입출력 라인들(DQ0-3, DQ4-7, DQ8-11, DQ12-15)로 출력된다.
구체적으로, 선택된 뱅크(840, 842, 844, 846)의 메모리 블락들(850, 852, 854, 856)은 제1 및 제2 워드 길이 신호(WL0, WL1)를 디코딩하는 워드 길이 디코더(830)에 의해 선택되고, 선택된 메모리 블락(850, 852, 854, 856)은 로우 디코더(825, 826)에 의해 소정의 메모리 셀들이 선택되고, 선택된 메모리 셀들의 데이터들은 병렬-직렬 변환부들(860, 862, 864, 866)을 통해 예컨대, 8개의 데이터 라인으로 실린 메모리 셀 데이터들이 4개의 데이터 라인으로 전달된다. 메모리 셀 데이터들이 실린 4개의 데이터 라인들은 로컬 버스 라인(880)을 통해 제1 및 제2 선택 신호(SEL0, SEL1)에 응답하는 데이터 입출력 라인 디코더들(870, 872, 874, 876)에 의해 선택되는 제1군 내지 제4군의 데이터 입출력 라인들(DQ0-3, DQ4-7, DQ8-11, DQ12-15)과 연결된다.
그리고, 제1 및 제2 선택 신호(SEL0, SEL1)에 응답하는 데이터 입출력 라인 디코더들(870, 872, 874, 876)에 의해 선택되는 제1군 내지 제4군의 데이터 입출력 라인들(DQ0-3, DQ4-7, DQ8-11, DQ12-15)을 통해 입력되는 데이터들은 직렬-병렬 변환부(861, 863, 865, 867)를 통해 예컨대, 4개의 데이터 라인에 실린 데이터들을 8개의 데이터 라인으로 전달된다. 8개의 데이터 라인에 실린 데이터들은 제1 및 제2 워드 길이 신호(WL0, WL1)를 디코딩하는 워드 길이 디코더(830)에 의해 선택되는 메모리 블락(850, 852, 854, 856) 내 메모리 셀들로 기입된다.
워드 길이 디코더(830)는 제1 워드 길이 신호(WL0)와 제2 워드 길이 신호(WL1)의 조합에 의해 메모리 블락들(850, 852, 854, 856)을 선택하여, 워드 길이를 결정한다. 워드 길이는 표 1과 같이 결정된다.
WL1 WL0 커맨드 내용
0 0 독출/ 기입 동작시 워드 길이 1로 함
0 1 독출/ 기입 동작시 워드 길이 2로 함
1 0 사용하지 않음
1 1 독출/ 기입 동작시 워드 길이 4로 함
그리고, 데이터 입출력 라인 디코더(870, 872, 874, 876)는 제1 선택 신호(SEL0)와 제2 선택 신호(SEL1)의 조합에 의해 제1군 내지 제4군의 데이터 입출력 라인들(DQ0-3, DQ4-7, DQ8-11, DQ12-15)을 선택하는 데, 표 2와 같다.
SEL1 SEL0 커맨드 내용
0 0 WORD0(DQ0-3)으로 독출/기입 동작을 행함
0 1 WORD1(DQ4-7)으로 독출/기입 동작을 행함
1 0 WORD2(DQ8-11)으로 독출/기입 동작을 행함
1 1 WORD3(DQ12-15)으로 독출/기입 동작을 행함
도 9는 도 8의 메모리 장치의 동작 타이밍 다이어그램을 보여주는 도면이다. 이를 참조하면, 클럭 신호(CLOCK)에 동기되는 독출 명령들(READ1, READ2)과 기입 명령들(WRITE1, WRITE2)과 함께 어드레스 신호들(RA1, CA1, RA2, CA2)이 입력된다. 제1 로우 어드레스(RA1)와 제1 칼럼 어드레스(CA1)에 대응되는 제1 기입 명령(WRITE1)에 대하여 소정의 기입 레이턴시 후에 제1군 및 제2군의 데이터 입출력 패드들(DQ0-3, DQ4-7)로 제1 워드(WORD0) 및 제2 워드(WORD1)가 입력되고, 제1 로우 어드레스(RA1)와 제1 칼럼 어드레스(CA1)에 대응되는 제1 독출 명령(RAED1)에 대하여 소정의 독출 레이턴시 후에 제3군 및 제4군의 데이터 입출력 패드들(DQ8-11, DQ12-15)로 제3 워드(WORD2) 및 제4 워드(WORD3)가 출력된다. 즉, 제1 로우 어드레스(RA1)와 제1 칼럼 어드레스(CA1)에 대응되는 기입 동작과 독출 동작이 서로 다른 패드들을 통하여 독립적으로 이루어진다.
그리고, 제2 로우 어드레스(RA1)와 제2 칼럼 어드레스(CA2)에 대응되는 제2 기입 명령(WRITE2)에 대하여 소정의 기입 레이턴시 후에 제4군의 데이터 입출력 패드들(DQ12-15)로 제4 워드(WORD3)가 입력되고, 제2 로우 어드레스(RA1)와 제2 칼럼 어드레스(CA2)에 대응되는 제2 독출 명령(READ2)에 대하여 소정의 독출 레이턴시 후에 제1군 및 제2군의 데이터 입출력 패드들(DQ0-3, DQ4-7)로 제1 워드(WORD0) 및 제2 워드(WORD1)가 출력된다. 즉, 제2 로우 어드레스(RA1)와 제2 칼럼 어드레스(CA2)에 대응되는 기입 동작과 독출 동작이 서로 다른 패드들을 통해 워드 길이를 달리하여 이루어진다.
따라서, 본 발명의 패킷 어드레싱 방식을 적용한 프로그래머블 듀얼 포트 메모리 장치는 독출 동작과 기입 동작이 데이터 입출력 패드별로 독립적으로 이루어지고, 선택적으로 설정되는 워드 길이에 따라 메모리 장치의 데이터 입출력 위스를 조절할 수 있다.
본 발명의 실시예들에서 메모리 장치의 제1군 내지 제4군의 데이터 입출력 패드들(DQ0-3, DQ4-7, DQ8-11, DQ12-15)이 제1군 내지 제4군의 데이터 입출력 라인들(DQ0-3, DQ4-7, DQ8-11, DQ12-15)을 통해 메모리 콘트롤러와 연결되는 것으로 설 명한다. 이에 따라 DQ0-3, DQ4-7, DQ8-11, 그리고 DQ12-15는 제1군 내지 제4군의 데이터 입출력 패드들 또는 제1군 내지 제4군의 데이터 입출력 라인들로 혼용되어 사용된다. 이는 데이터 경로상 발생되는 것으로 이해될 수 있으며 당업자에게 자명하다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, 패킷 어드레싱 방식을 적용한 프로그래머블 듀얼 포트 메모리 장치는 독출 동작과 기입 동작이 데이터 입출력 패드별로 독립적으로 이루어지고, 선택적으로 설정되는 워드 길이에 따라 메모리 장치의 데이터 입출력 위스를 조절할 수 있으며, 메모리 블락의 부분적인 활성화에 의해 전력 소비를 줄일 수 있다.

Claims (14)

  1. 패킷 어드레싱 방식의 프로그래머블 듀얼 포트 메모리 장치에 있어서,
    행들 및 열들로 배열된 복수개의 메모리 셀들을 포함하는 다수개의 메모리 블락들;
    상기 메모리 장치로/로부터 입출력되는 데이터들이 실리는 데이터 입출력 패드들을 결정하는 워드 길이 신호를 디코딩하여 상기 메모리 블락들 중 소정의 메모리 블락을 선택하는 워드 길이 디코더;
    상기 메모리 블락에서 선택된 메모리 셀들의 데이터들이 실리는 내부 메인 버스;
    상기 내부 메인 버스에 실리는 데이터들을 상기 결정된 데이터 입출력 패드들로 선택적으로 전달하고 상기 결정된 데이터 입출력 패드들로 입력되는 데이터들을 상기 내부 메인 버스로 전달하는 스위치들; 및
    상기 메모리 블락에서 선택된 메모리 셀로부터 순차적으로 어드레싱되는 메모리 셀들의 데이터들이 순차적으로 출력되고 상기 메모리 블락에서 선택된 메모리 셀로부터 순차적으로 어드레싱되는 메모리 셀들로 기입될 데이터들이 입력되는 상기 데이터 입출력 패드들을 구비하는 것을 특징으로 하는 패킷 어드레싱 방법의 프로그래머블 듀얼 포트 메모리 장치.
  2. 제1항에 있어서, 상기 프로그래머블 듀얼 포트 메모리 장치는
    상기 결정된 데이터 입출력 패드들의 일군으로 상기 메모리 셀들의 데이터들이 독출되고, 나머지 일군으로 상기 메모리 셀들로 기입될 데이터들이 입력되는 것을 특징으로 하는 패킷 어드레싱 방법의 프로그래머블 듀얼 포트 메모리 장치.
  3. 제1항에 있어서, 상기 프로그래머블 듀얼 포트 메모리 장치는
    상기 워드 길이 신호에 의해 결정된 데이터 입출력 패드들로 버스트 길이에 해당하는 메모리 셀 데이터들이 출력되는 것을 특징으로 하는 패킷 어드레싱 방법의 프로그래머블 듀얼 포트 메모리 장치.
  4. 제1항에 있어서, 상기 프로그래머블 듀얼 포트 메모리 장치는
    상기 내부 메인 버스와 상기 스위치들 사이에, 상기 선택된 메모리 블락의 메모리 셀 데이터들을 상기 결정된 데이터 입출력 패드들로 전달하는 병렬-직렬 변환부들을 구비하는 것을 특징으로 하는 패킷 어드레싱 방법의 프로그래머블 듀얼 포트 메모리 장치.
  5. 제1항에 있어서, 상기 프로그래머블 듀얼 포트 메모리 장치는
    상기 내부 메인 버스와 상기 스위치들 사이에, 상기 결정된 데이터 입출력 패드들로 입력되는 데이터들을 상기 선택된 메모리 블락의 메모리 셀들로 전달하는 직렬-병렬 변환부들을 구비하는 것을 특징으로 하는 패킷 어드레싱 방법의 프로그래머블 듀얼 포트 메모리 장치.
  6. 패킷 어드레싱 방식의 프로그래머블 듀얼 포트 메모리 장치에 있어서,
    행들 및 열들로 배열된 복수개의 메모리 셀들을 포함하는 다수개의 메모리 블락들;
    상기 메모리 블락들 중 소정의 메모리 블락을 선택하는 워드 길이 신호를 디코딩하는 워드 길이 디코더;
    상기 메모리 블락에서 선택되는 메모리 셀들의 데이터들이 실리는 내부 메인 버스;
    상기 메모리 장치로/로부터 입출력되는 데이터들이 실리는 데이터 입출력 패드들을 결정하는 선택 신호들을 디코딩하는 데이터 입출력 패드 디코더;
    상기 내부 메인 버스에 실리는 데이터들을 선택적으로 상기 결정된 데이터 입출력 패드들로 전달하고 상기 결정된 데이터 입출력 패드들로 입력되는 데이터들을 상기 내부 메인 버스로 전달하는 스위치들; 및
    상기 워드 길이 신호에 의해 결정된 메모리 블락에서 선택되는 메모리 셀로부터 순차적으로 어드레싱되는 메모리 셀들의 데이터들이 순차적으로 출력되고, 상기 워드 길이 신호에 의해 결정된 메모리 블락에서 선택되는 메모리 셀로부터 순차적으로 어드레싱되는 상기 메모리 셀들로 기입된 데이터들이 순차적으로 입력되는 상기 데이터 입출력 패드들을 구비하는 것을 특징으로 하는 패킷 어드레싱 방법의 프로그래머블 듀얼 포트 메모리 장치.
  7. 제6항에 있어서, 상기 프로그래머블 듀얼 포트 메모리 장치는
    상기 결정된 데이터 입출력 패드들의 일군으로 상기 메모리 셀들의 데이터들이 독출되고, 나머지 일군으로 상기 메모리 셀들로 기입될 데이터들이 입력되는 것을 특징으로 하는 패킷 어드레싱 방법의 프로그래머블 듀얼 포트 메모리 장치.
  8. 제6항에 있어서, 상기 워드 길이 신호는
    상기 메모리 장치와 연결되는 메모리 콘트롤러에서 제공되는 어드레스 신호들 중 상위 비트에 해당하는 어드레스 신호와 연결되는 것을 특징으로 하는 패킷 어드레싱 방법의 프로그래머블 듀얼 포트 메모리 장치.
  9. 제6항에 있어서, 상기 프로그래머블 듀얼 포트 메모리 장치는
    상기 워드 길이 신호에 의해 결정된 상기 데이터 입출력 패드들로 버스트 길이에 해당하는 메모리 셀 데이터들이 출력되는 것을 특징으로 하는 패킷 어드레싱 방법의 프로그래머블 듀얼 포트 메모리 장치.
  10. 제6항에 있어서, 상기 프로그래머블 듀얼 포트 메모리 장치는
    상기 내부 메인 버스와 상기 스위치들 사이에, 상기 선택된 메모리 블락의 메모리 셀 데이터들을 상기 결정된 데이터 입출력 패드들로 전달하는 병렬-직렬 변환부들을 구비하는 것을 특징으로 하는 패킷 어드레싱 방법의 프로그래머블 듀얼 포트 메모리 장치.
  11. 제6항에 있어서, 상기 프로그래머블 듀얼 포트 메모리 장치는
    상기 내부 메인 버스와 상기 스위치들 사이에, 상기 결정된 데이터 입출력 패드들로 입력되는 데이터들을 상기 선택된 메모리 블락의 메모리 셀들로 전달하는 직렬-병렬 변환부들을 구비하는 것을 특징으로 하는 패킷 어드레싱 방법의 프로그래머블 듀얼 포트 메모리 장치.
  12. 워드 길이 신호를 디코딩하여 소정의 메모리 블락들을 선택하는 단계;
    선택 신호를 디코딩하여 소정의 데이터 입출력 패드들을 선택하는 단계;
    상기 선택된 메모리 블락에서 독출되는 메모리 셀들의 병렬 데이터들을 직렬 데이터들로 변환하는 단계; 및
    상기 직렬 데이터들을 상기 선택된 데이터 입출력 패드들로 순차적으로 출력하는 단계를 구비하는 것을 특징으로 하는 프로그래머블 듀얼 포트 메모리 장치의 패킷 어드레싱 방법.
  13. 제12항에 있어서, 상기 프로그래머블 듀얼 포트 메모리 장치의 패킷 어드레싱 방식은
    상기 선택된 메모리 블락들의 메모리 셀들로 기입될 데이터들을 상기 선택된 데이터 입출력 패드들로 순차적으로 입력되는 단계;
    상기 선택된 데이터 입출력 패드들로 입력되는 직렬 데이터들을 병렬 데이터들로 변환하는 단계; 및
    상기 병렬 데이터들을 상기 선택된 메모리 블락들의 메모리 셀들로 기입하는 단계를 더 구비하는 것을 특징으로 하는 프로그래머블 듀얼 포트 메모리 장치의 패킷 어드레싱 방법.
  14. 제12항에 있어서, 상기 워드 길이 신호는
    상기 메모리 장치와 연결되는 메모리 콘트롤러에서 제공되는 상위 비트에 해당하는 어드레스 신호인 것을 특징으로 하는 프로그래머블 듀얼 포트 메모리 장치의 패킷 어드레싱 방법.
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