KR100537199B1 - 동기식 메모리 소자 - Google Patents

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Abstract

본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 동기식 메모리 소자의 데이터 전송 방식에 관한 것이다. 본 발명은 데이터 전송 경로에 따른 데이터와 데이터 스트로브 신호 사이의 스큐를 방지할 수 있는 동기식 메모리 소자/동기식 멀티-포트 메모리 소자를 제공하는데 그 목적이 있다. 데이터와 데이터 스트로브 신호 사이의 스큐 문제는 데이터 전송 경로와 관계 없이 데이터 구동펄스와 데이터 캡쳐펄스를 하나의 주변회로에서 생성한다는데 기인한다. 본 발명에서는 이와 같은 위치 의존성을 제거하기 위하여 데이터 스트로브 신호를 데이터와 함께 전송하는 방식을 도입하였다. 데이터를 구동하는 블럭에서 데이터를 스트로브하는 데이터 캡쳐펄스를 데이터와 함께 전송한다면 데이터 송수신이 어느 블럭 간에 일어나든지 데이터와 데이터 캡쳐펄스가 똑같은 딜레이를 거치기 때문에 스큐 발생을 방지할 수 있다. 다시 말해, 본 발명은 기존의 동기식 DRAM 외부에서 사용되는 소오스 동기화(source synchronization) 방식을 메모리 내부에 도입한 것으로, 특히 다수의 독립적인 포트를 구비한 동기식 멀티-포트 메모리 소자에의 적용이 유망하다.

Description

동기식 메모리 소자{SYNCHRONOUS MEMORY DEVICE}
본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 동기식 메모리 소자의 데이터 전송 방식에 관한 것이다.
RAM을 비롯한 대부분의 메모리 소자는 하나의 포트 - 하나의 포트에 다수의 입/출력핀 세트가 존재함 - 를 구비한다. 즉, 칩셋과의 데이터 교환을 위한 하나의 포트만을 구비하고 있다. 그러나, 최근에는 칩셋과 메모리의 기능 구분이 모호해지고 있으며, 칩셋과 메모리의 통합이 고려되고 있다. 이러한 추세에 비추어 주변의 그래픽 디바이스, CPU 등과 직접 데이터를 교환할 수 있는 멀티-포트 메모리 소자가 요구되고 있다. 그런데, 이와 같은 멀티-포트 메모리 소자를 구현하기 위해서는 다수의 포트 중 어느 포트에서도 모든 메모리 셀에 대한 액세스가 가능해야 한다.
이에 본 발명의 출원인은 멀티-포트 메모리 소자의 아키텍쳐를 제안한 바 있다(2003년 12월 17일자 출원된 대한민국 특허출원 제2003-92375호 참조).
도 1은 대한민국 특허출원 제2003-92375호에 따른 256M 멀티-포트 DRAM의 아키텍쳐를 나타낸 도면이다.
도 1을 참조하면, 제안된 256M 멀티-포트 DRAM은, 각각 다수의 메모리 셀과 로우 디코더(RDEC)를 포함하며, 코어 영역을 4분할하고 있는 각 사분면에 일정 갯수만큼 로우 방향(도면에서는 좌우 방향)으로 배치된 다수의 뱅크(bank0∼bank15)와, 1, 3사분면과 2, 4사분면 사이에 코어 영역을 양분하도록 배치되어 인가된 커맨드, 어드레스 등을 이용하여 내부 커맨드 신호, 내부 어드레스 신호, 제어신호를 생성하여 메모리 소자를 이루는 각 구성 요소들의 동작을 중재하기 위한 중재부(100)와, 각 사분면의 가장자리에 배치되어 각각 다른 타겟 디바이스와 독립적인 통신을 수행하기 위한 다수의 포트(port0∼port7)와, 각 사분면에 대응하는 뱅크와 포트 사이에 로우 방향으로 배치되어 병렬 데이터 전송을 수행하기 위한 제1 내지 제4 글로벌 데이터 버스(GIO_LU, GIO_RU, GIO_LD, GIO_RD)와, 로우 방향으로 인접한 두 글로벌 데이터 버스 사이에 배치되어 두 글로벌 데이터 버스를 선택적으로 연결하기 위한 제1 및 제2 글로벌 데이터 버스 연결부(PR_U, PR_D)와, 각 뱅크의 컬럼 방향(도면에서는 상하 방향)으로 배치되어 뱅크 내부의 데이터 전송을 수행하기 위한 다수의 트랜스퍼 버스(TB)와, 컬럼 방향으로 인접한 두 뱅크 사이에 배치되어 두 뱅크 각각의 트랜스퍼 버스(TB)를 선택적으로 연결하기 위한 다수의 트랜스퍼 버스 연결부(TG)와, 각 뱅크와 해당 뱅크가 속한 사분면의 글로벌 데이터 버스 사이에 배치되어 각 트랜스퍼 버스(TB)와 해당 글로벌 데이터 버스 사이의 데이터 교환을 수행하기 위한 다수의 버스 연결부(TL)와, 각 포트와 그 포트가 속한 사분면의 글로벌 데이터 버스 사이에 배치되어 해당 포트와 글로벌 데이터 버스 사이의 데이터 송수신을 수행하기 위한 다수의 데이터 전달부(QTRX)를 구비한다.
이하, 상기와 같은 256M 멀티-포트 DRAM의 세부 구성을 살펴본다.
16개의 뱅크(bank0∼bank15) 각각은 16M(8k 로우×2k 컬럼)의 DRAM 셀과 로우 디코더(RDEC)를 포함하며, 각 뱅크 내부에는 통상의 DRAM 코어 영역에서 필수적인 비트라인 감지증폭기, 이퀄라이져 등의 코어 회로를 구비한다. 뱅크(bank0∼bank15)는 코어 영역을 4분할하고 있는 각 사분면에 4개씩 로우 방향으로 배치된다. 구체적으로, 코어 영역의 1사분면(좌측위)에는 뱅크0, 뱅크2, 뱅크4, 뱅크6가, 2사분면(우측위)에는 뱅크8, 뱅크10, 뱅크12, 뱅크14가, 3사분면(좌측아래)에는 뱅크1, 뱅크3, 뱅크5, 뱅크7이, 4사분면(우측아래)에는 뱅크9, 뱅크11, 뱅크13, 뱅크15가 각각 배치된다. 한편, 로우 디코더(RDEC)는 각 뱅크의 일측에 인접 뱅크의 로우 디코더(RDEC)와 짝을 이루도록 배치하는 것이 바람직하다. 그리고, 하나의 페이지(컬럼)는 4개의 세그먼트(각 세그먼트는 512 개의 셀로 이루어짐)로 구분된다.
또한, 중재부(100)는 패킷 형태로 전송된 커맨드, 어드레스 등을 이용하여 내부 활성화 커맨드 신호(ACT), 내부 비활성화 커맨드 신호(PCG), 내부 리드 커맨드 신호(RD), 내부 라이트 커맨드 신호(WD) 등의 내부 커맨드 신호와, 활성화 어레이 어드레스(AAA), 비활성화 어레이 어드레스(PAA), 리드 어레이 어드레스(RAA), 라이트 어레이 어드레스(WAA), 로우 어드레스(RA), 리드 세그먼트 어드레스(RSA), 라이트 세그먼트 어드레스(WSA) 등의 내부 어드레스 신호와, 트랜스퍼 게이트 제어신호(TGC), 포트/파이프 레지스터 플래그 신호(PRFG), 포트/파이프 레지스터 데이터 구동신호(DP), DRAM 코어 테스트 모드 플래그 신호(DTM) 등의 제어신호를 생성하며, 메모리 소자를 이루는 각 구성 요소들의 동작을 중재하는 컨트롤 블럭이다.
또한, 포트(port0∼port7)는 각 사분면의 다이(die) 가장자리 부분(해당 사분면의 모든 뱅크가 공유하는 장축변 부분)에 각각 두개씩 배치된다. 구체적으로, 1사분면에는 port0, port2가, 2사분면에는 port4, port6이, 3사분면에는 port1, port3이, 4사분면에는 port5, port7이 각각 배치된다. 각 포트는 직렬 I/O 인터페이스를 지원하며, 각각 다른 타겟 디바이스(예컨대, 칩셋, 그래픽 칩 등)와 독립적인 통신을 수행한다. 한편, 포트(port0∼port7)가 직렬 입/출력 인터페이스를 지원하도록 하는 경우, 각 포트(port0∼port7)는 데이터, 어드레스, 커맨드 등에 대응하는 다수의 패드와, 패드에 전달된 송/수신 신호를 버퍼링하기 위한 패드 버퍼(리드 버퍼, 라이트 버퍼)와, 수신된 데이터를 디코딩하기 위한 디코더와, 송신할 데이터를 인코딩하기 위한 인코더와, 수신된 직렬 데이터를 병렬 데이터로 변환하고 송신할 병렬 데이터를 직렬 데이터로 변환하기 위한 데이터 변환기 등을 구비한다.
또한, 1사분면의 뱅크와 포트 사이에는 제1 글로벌 데이터 버스(GIO_LU)가, 2사분면에는 제2 글로벌 데이터 버스(GIO_RU)가, 3사분면에는 제3 글로벌 데이터 버스(GIO_LD)가, 4사분면에는 제4 글로벌 데이터 버스(GIO_RD)가 배치된다. 제1 내지 제4 글로벌 데이터 버스(GIO_LU, GIO_RU, GIO_LD, GIO_RD)는 각각 해당 사분면의 뱅크, 포트 및 글로벌 데이터 버스 연결부(PR_U, PR_D)와 접속되는 양방향 데이터 버스(512 비트)이다.
한편, 제1 글로벌 데이터 버스(GIO_LU)와 제2 글로벌 데이터 버스(GIO_RU)는 제1 글로벌 데이터 버스 연결부(PR_U)를 통해 연결될 수 있으며, 제3 글로벌 데이터 버스(GIO_LD)와 제4 글로벌 데이터 버스(GIO_RD)는 제2 글로벌 데이터 버스 연결부(PR_D)를 통해 연결될 수 있다. 제1 및 제2 글로벌 데이터 버스 연결부(PR_U, PR_D)는 글로벌 데이터 버스의 라인수(512 개)에 대응하는 양방향 파이프 레지스터를 구비한다.
또한, 트랜스퍼 버스(TB)는 각 뱅크의 비트라인 감지증폭기와 해당 뱅크에 대응하는 버스 연결부(TL)를 연결하는 로컬 데이터 버스이다. 트랜스퍼 버스(TB)의 라인수는 하나의 세그먼트에 해당하는 셀의 수(예컨대, 512 개)와 동일하며, 차동 버스로 구현된다.
또한, 트랜스퍼 버스 연결부(TG)는 트랜스퍼 버스(TB)의 라인수 만큼의 모스 트랜지스터로 구현할 수 있다. 트랜스퍼 버스(TB)가 차동 버스이므로, 하나의 트랜스퍼 버스 연결부(TG)는 총 512쌍의 모스 트랜지스터로 구현할 수 있다. 이러한 이유로 트랜스퍼 버스 연결부(TG)를 트랜스퍼 게이트로 칭하기로 한다.
또한, 버스 연결부(TL)는 512개의 트랜스퍼 래치가 1세트이고 총 16세트가 구비된다. 각 트랜스퍼 래치는 리드용 버스 연결회로(DRAM의 IO 감지증폭기에 해당함)와 라이트용 버스 연결회로(DRAM의 라이트 드라이버에 해당함)로 구성된다. 여기서, 리드용 버스 연결회로는 트랜스퍼 버스(TB)에 실린 리드 데이터를 감지하여 래치하기 위한 리드 감지증폭기 및 래치된 데이터를 해당 뱅크가 속한 사분면의 글로벌 데이터 버스로 드라이빙하기 위한 리드 드라이버를 구비한다. 또한, 라이트용 버스 연결회로는 글로벌 데이터 버스에 실린 라이트 데이터를 감지하여 래치하기 위한 라이트 래치와, 트랜스퍼 버스(TB)로 라이트 데이터를 드라이빙하기 위한 라이트 드라이버를 구비한다.
또한, 데이터 전달부(QTRX)는 그에 대응하는 포트에 인가된 라이트 데이터를 글로벌 데이터 버스로 전달하기 위한 512개의 송신기(QTx)와 글로벌 데이터 버스로부터 인가된 리드 데이터를 수신하여 해당 포트로 전달하기 위한 512개의 수신기(QRx)를 구비한다.
이외에도 도시되지는 않았으나, 제안된 256M 멀티-포트 DRAM은 다이의 각 모서리 부분에 배치되며, 외부 전압을 인가 받아 내부 전압을 생성하기 위한 전압 생성기, 1사분면 및 2사분면에 대응하는 포트 사이 그리고 3사분면 및 4사분면에 대응하는 포트 사이에 배치된 테스트 로직, 다이의 가장자리에 배치된 클럭 패드를 비롯한 각종 패드 등을 더 구비한다.
또한, 각 사분면에는 중재부(100)로부터 뱅크에 이르는 커맨드 라인(ACT, PCG, RD, WD)과, 중재부(100)로부터 뱅크에 이르는 어드레스 라인(AAA<0:1>, PAA<0:1>, RAA<0:1>, WAA<0:1>, RA<0:12>, RSA<0:1>, WSA<0:1>)이 구비된다. 그리고, 중재부(100) 좌우측에는 각각 중재부(100)로부터 트랜스퍼 버스 연결부(TG)에 이르는 트랜스퍼 게이트 제어라인(TGC<0:3>)이 구비된다.
도 2는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 컬럼 구성 단위인 세그먼트와 트랜스퍼 버스(TB)의 관계를 설명하기 위한 도면이다.
도 2를 참조하면, 제안된 256M 멀티-포트 DRAM은 기존의 일반적인 DRAM과 같이 다수의 메모리 셀 어레이(200)와 비트라인 감지증폭기 어레이(210)를 구비한다. 하나의 메모리 셀 어레이(200)를 기준으로 보면, 한쌍의 트랜스퍼 버스(TB<0>, TBb<0>)는 메모리 셀 어레이(200) 상하부에 배치된 4개의 비트라인 감지증폭기(BLSA)와 연결된다(박스 A 참조). 이 4개의 비트라인 감지증폭기(BLSA)는 각각 다른 세그먼트 선택신호(SGS<0:3>) - 기존의 일반적인 DRAM의 컬럼선택신호(Yi)에 대응하는 신호임 - 에 제어 받는다. 따라서, 2k 컬럼의 경우, 하나의 로우와 하나의 세그먼트가 선택되면 동시에 512개의 셀이 선택되어 그에 대응하는 512 비트의 트랜스퍼 버스(TB<0:511>)와 데이터 교환이 이루어지게 된다.
한편, 1사분면의 각 뱅크에 대응하는 트랜스퍼 버스(TB)는 동일 컬럼축 상에 배치된 3사분면의 각 뱅크에 대응하는 트랜스퍼 버스(TB)와 트랜스퍼 게이트(TG)를 통해 연결될 수 있다(512개의 TG가 1세트로 구성되며, 총 8세트임). 즉, 트랜스퍼 게이트(TG)는 동일 컬럼축 상에 배치된 두 뱅크(이를 어레이라 정의함)에 대응하는 트랜스퍼 버스(TB) 사이에 배치되어 두 트랜스퍼 버스(TB)를 선택적으로 연결한다. 트랜스퍼 게이트(TG)를 제어하기 위한 제어신호(TGC)는 중재부(100)에서 생성된다.
이하, 상기와 같이 구성된 256M 멀티-포트 DRAM의 동작을 살펴본다.
도 3a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 리드 경로를 나타낸 도면이며, 도 3b는 노말 라이트 경로를 나타낸 도면이다.
우선, 포트 port0를 통해 뱅크 bank0에 있는 특정 세그먼트의 데이터(512 비트)를 리드하는 경우를 가정한다.
도 3a를 참조하면, 포트 port0을 통해 리드 동작과 관련된 커맨드, 어드레스 등이 패킷 형태로 인가되면, 중재부(100)는 먼저 뱅크 bank0에 대한 내부 활성화 커맨드 신호(ACT), 활성화 어레이 어드레스(AAA) 및 로우 어드레스(RA)를 생성하여 특정 로우(워드라인, WL)를 활성화시키고, 이어서 뱅크 bank0에 대한 내부 리드 커맨드 신호(RD), 리드 어레이 어드레스(RAA) 및 리드 세그먼트 어드레스(RSA)를 생성한다. 이에 따라, 비트라인 감지증폭기(BLSA)는 리드 세그먼트 어드레스(RSA)에 대응하는 세그먼트의 512 비트 데이터를 감지증폭하여 트랜스퍼 버스(TB, TBb)로 구동한다. 한편, 뱅크 bank0의 버스 연결부(TL)는 뱅크 bank0의 트랜스퍼 버스(TB, TBb)에 실린 리드 데이터를 감지하여 제1 글로벌 데이터 버스(GIO_LU)로 데이터를 구동한다. 이어서, 제1 글로벌 데이터 버스(GIO_LU)에 전달된 리드 데이터는 포트 port0에 대응하는 데이터 전달부(QTRX)의 수신기(Rx)를 거쳐 포트 port0 내의 리드 버퍼에 저장되고, 리드 버퍼에 저장된 데이터는 일정단위의 패킷으로 변환되어 직렬 데이터 형태로 포트 port0와 연결된 타겟 디바이스에 전송된다. 이후, 중재부(100)는 내부 비활성화 커맨드 신호(PCG), 비활성화 어레이 어드레스(PAA)를 생성하여 해당 어레이의 로우를 비활성화시킨다. 이때, 해당 어레이의 트랜스퍼 버스 연결부(TG)는 스위치-오프 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb) 사이의 연결이 끊어지도록 한다. 미설명 도면 부호 'BL, BLb'는 비트라인 쌍, 'T'는 셀 트랜지스터, 'C'는 셀 캐패시터를 각각 나타낸 것이다.
다음으로, 포트 port0를 통해 뱅크 bank0에 있는 특정 세그먼트에 데이터(512 비트)를 라이트하는 경우를 가정한다.
도 3b를 참조하면, 포트 port0을 통해 라이트 동작과 관련된 커맨드, 어드레스, 데이터 등이 패킷 형태로 인가되면, 중재부(100)는 먼저 뱅크 bank0에 대한 내부 활성화 커맨드 신호(ACT), 활성화 어레이 어드레스(AAA) 및 로우 어드레스(RA)를 생성하여 특정 로우(워드라인, WL)를 활성화시키고, 이어서 뱅크 bank0에 대한 내부 라이트 커맨드 신호(WT), 라이트 어레이 어드레스(WAA) 및 라이트 세그먼트 어드레스(WSA)를 생성한다. 이때, 중재부(100)의 스케쥴링에 의해 포트 port0의 라이트 버퍼에 저장된 512 비트 데이터가 라이트 세그먼트 어드레스(WSA)에 대응하는 세그먼트(512 개의 메모리 셀)에 기록된다. 포트 port0에서 병렬 데이터로 변환된 데이터는 데이터 전달부(QTRX)의 송신기(Tx)를 거쳐 제1 글로벌 데이터 버스(GIO_LU)에 로딩되고, 뱅크 bank0의 버스 연결부(TL)를 통해 다시 뱅크 bank0의 트랜스퍼 버스(TB, TBb)로 구동되며, 뱅크 bank0의 트랜스퍼 버스(TB, TBb)에 로딩된 데이터는 라이트 세그먼트 어드레스(WSA)에 대응하는 비트라인 감지증폭기(BLSA)를 통해 512개의 메모리 셀에 저장된다. 이후, 중재부(100)는 내부 비활성화 커맨드 신호(PCG), 비활성화 어레이 어드레스(PAA)를 생성하여 해당 어레이의 로우를 비활성화시킨다.
도 4a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 리드 경로를 나타낸 도면이며, 도 4b는 크로스 라이트 경로를 나타낸 도면이다.
우선, 포트 port1을 통해 뱅크 bank0에 있는 특정 세그먼트의 데이터(512 비트)를 리드하는 경우를 가정한다.
도 4a를 참조하면, 전반적인 동작은 전술한 노멀 리드시와 거의 유사하나, 해당 어레이의 트랜스퍼 버스 연결부(TG)가 스위치-온 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb)가 서로 연결되도록 하는 것이 다르다. 한편, 뱅크 bank1의 트랜스퍼 버스(TB, TBb)에 로딩된 데이터는 뱅크 bank1에 대응하는 버스 연결부(TL), 제3 글로벌 데이터 버스(GIO_LD), 포트 port1에 대응하는 데이터 전달부(QTRX), 포트 port1을 거쳐 타겟 디바이스로 전달된다.
다음으로, 포트 port1을 통해 뱅크 bank0에 있는 특정 세그먼트에 데이터(512 비트)를 라이트하는 경우를 가정한다.
도 4b를 참조하면, 전반적인 동작은 전술한 노멀 라이트시와 거의 유사하나, 역시 해당 어레이의 트랜스퍼 버스 연결부(TG)가 스위치-온 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb)가 서로 연결되도록 하는 것이 다르다. 이 경우, 포트 port1에 인가된 데이터는 포트 port1에 대응하는 데이터 전달부(QTRX), 제3 글로벌 데이터 버스(GIO_LD), 뱅크 bank1에 대응하는 버스 연결부(TL)를 거쳐 뱅크 bank0의 트랜스퍼 버스(TB, TBb)로 로딩되며, 이후의 과정은 전술한 노멀 라이트시와 동일하다.
한편, 제1 글로벌 데이터 버스(GIO_LU)와 제2 글로벌 데이터 버스(GIO_RU) 사이에 데이터 교환이 필요한 경우에는 제1 글로벌 데이터 버스 연결부(PR_U)를 통해 두 글로벌 데이터 버스를 연결하고, 제3 글로벌 데이터 버스(GIO_LD)와 제4 글로벌 데이터 버스(GIO_RD) 사이에 데이터 교환이 필요한 경우에는 제2 글로벌 데이터 버스 연결부(PR_D)를 통해 두 글로벌 데이터 버스를 연결하면 된다.
전술한 바와 같이 제안된 멀티-포트 DRAM은 모든 포트(port0∼port7)에서 모든 세그먼트를 액세스할 수 있으며, 다수의 포트를 통해 독립적인 액세스가 가능하기 때문에 - 글로벌 데이터 버스가 중복 사용되지 않는 범위에서 - 동시에 멀티 액세스가 가능하다. 또한, 새로운 아키텍쳐의 적용을 통해 코어 영역의 각 사분면에서 512 비트의 데이터를 병렬로 처리할 수 있으며, 포트에서는 직렬로 데이터를 입/출력할 수 있다. 따라서, 레이아웃 면적 증가를 최소화하고, 패키징이 용이하며, 데이터 버스에서의 데이터 선로간 스큐 문제를 유발하지 않으면서 밴드폭을 크게 증가시킬 수 있다.
이상에서는 멀티-포트 메모리 소자는 일반 DRAM 코어를 적용하는 경우를 일례로 들어 설명하였으나, 다이의 가장자리에 배치된 클럭 패드를 통해 클럭을 입력 받아 동기식 메모리로 동작할 수 있다. 이 경우, 글로벌 데이터 버스(GIO)를 통한 데이터 송수신시 클럭에 동기되어 데이터를 캡쳐하는 데이터 스트로브 신호를 사용하게 된다.
도 5는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 단위 영역인 1사분면을 간략화시켜 나타낸 도면이다.
도 5를 참조하면, 1사분면의 글로벌 데이터 버스(GIO_LU<0:511>)는 사분면에는 4개의 뱅크(bank0, bank2, bank4, bank6)와, 2개의 포트(port0, port2), 그리고 1개의 글로벌 데이터 버스 연결부(PR_U)와 데이터를 교환한다. 여기서, 글로벌 데이터 버스(GIO)에 데이터를 전송하기 위한 데이터 구동펄스(RDP, WDP) 및 글로벌 데이터 버스(GIO)로부터 데이터를 수신하기 위한 데이터 스트로브 신호인 데이터 캡쳐펄스(RCP, WCP)는 모두 중재부로부터 커맨드를 받아서 해당 사분면에 대응하는 주변회로에서 생성한다.
도 6은 상기 도 5에 도시된 1사분면에서의 1비트 데이터에 대한 전송 구조를 나타낸 도면이다.
도 6을 참조하면, 1비트의 데이터에 대하여 각 뱅크(bank0, bank2, bank4, bank6)와, 각 포트(port0, port2), 그리고 글로벌 데이터 버스 연결부(PR_U)는 각각 글로벌 데이터 버스(GIO)에 데이터를 전송하기 위한 송신기(TX)와 글로벌 데이터 버스(GIO)로부터 데이터를 수신하기 위한 수신기(RX)를 가지고 있다. 즉, 뱅크에는 버스 연결부(TL)의 단위 블럭인 트랜스퍼 래치가 존재하며, 포트에는 데이터 전달부(QTRX)의 단위 블럭인 송신기와 수신기가 존재하며, 글로벌 데이터 버스 연결부(PR_U)에는 송신 및 수신 역할을 수행하는 단위 블럭인 양방향 파이프 레지스터가 존재한다.
이와 같이 글로벌 데이터 버스(GIO)에 연결된 뱅크(bank0, bank2, bank4, bank6)와, 포트(port0, port2), 그리고 글로벌 데이터 버스 연결부(PR_U)에는 각각 송신기(TX)와 수신기(RX)가 구비되며, 이들은 데이터 구동펄스(RDP, WDP) 및 데이터 캡쳐펄스(RCP, WCP)에 따라 동작하게 된다.
예컨대, 포트 port0에서 뱅크 bank4로 데이터를 라이트하는 경우를 살펴보자. 포트 port0의 송신기(TX)는 라이트 데이터 구동펄스(WDP)가 활성화됨에 따라 데이터를 글로벌 데이터 버스(GIO)로 전송한다. 그리고, 뱅크 bank4의 수신기(RX)는 라이트 데이터 캡쳐펄스(WCP)가 활성화됨에 따라 글로벌 데이터 버스(GIO)에 실린 데이터를 스트로브한다. 이때, 다른 블럭의 데이터 구동펄스(RDP, WDP) 및 데이터 캡쳐펄스(RCP, WCP)는 모두 비활성화된 상태이다.
그런데, 글로벌 데이터 버스(GIO)의 데이터를 정확히 캡쳐하기 위해서는 라이트 데이터 구동펄스(WDP)와 라이트 데이터 캡쳐펄스(WCP)의 일정한 타이밍 조건을 만족해야 한다.
도 7은 상기 도 6의 회로에서 포트-뱅크 라이트 동작을 수행하는 경우(베스트 케이스)의 타이밍 다이어그램이다.
도 7을 참조하면, 외부로부터 포트-뱅크 라이트 커맨드가 인가되면 중재부에서는 라이트 커맨드신호(WT) 및 포트/파이프 레지스터 데이터 구동신호 DP<0>를 클럭(CLK)에 동기시켜 생성하고, 해당 사분면의 주변회로에서 라이트 데이터 구동펄스(WDP<#>)와 라이트 데이터 캡쳐펄스(WCP<#>)를 생성한다.
이때, 라이트 데이터 캡쳐펄스(WCP<#>)는 라이트 데이터 구동펄스(WDP<#>)가 활성화되어 글로벌 데이터 버스(GIO)에 데이터를 전송한 후 그 데이터가 라이트 될 뱅크에 도착한 후에 활성화 되어야 하며 라이트 데이터 캡쳐펄스(WCP<#>)가 비활성화되기 전에 글로벌 데이터 버스(GIO)의 데이터를 캡쳐해야 한다. 즉, 라이트 데이터 구동펄스(WDP<#>)가 활성화된 시점으로부터 라이트 데이터 캡쳐펄스(WCP<#>)가 활성화되기까지의 지연시간(tD)은 데이터가 포트로부터 글로벌 데이터 버스(GIO)를 거쳐 뱅크의 트랜스퍼 래치로 전송되는 시간보다 커야하며, 라이트 데이터 구동펄스(WDP<#>)와 라이트 데이터 캡쳐펄스(WCP<#>)가 오버랩되는 구간이 넓을수록 유효 데이터를 캡쳐하는데 유리하다.
그러나, 종래의 멀티-포트 메모리 소자에서는 모든 데이터 드라이빙펄스(R/WDP) 및 데이터 캡쳐펄스(R/WCP)를 주변회로에서 생성하기 때문에, 실제로는 데이터가 전송되는 경로에 따라 데이터 드라이빙펄스(R/WDP)와 데이터 캡쳐펄스(R/WCP)의 타이밍이 도 8 및 도 9에 도시된 바와 같이 달라질 수 있다. 즉, 데이터와 데이터 스트로브 신호 사이의 스큐 문제가 유발될 수 있다.
도 8은 상기 도 6의 회로에서 포트 port0-뱅크 bank6 라이트 동작을 수행하는 경우(워스트 케이스)의 타이밍 다이어그램이며, 도 9는 상기 도 6의 회로에서 글로벌 데이터 버스 연결부(PR_U)-뱅크 bank0 라이트 동작을 수행하는 경우(워스트 케이스)의 타이밍 다이어그램이다.
도 8을 참조하면, 라이트 데이터 캡쳐펄스(WCP<3>)가 너무 빨리 활성화되고 있다. 즉, 라이트 데이터 구동펄스(WDP<0>)가 활성화된 시점으로부터 라이트 데이터 캡쳐펄스(WCP<3>)가 활성화되기까지의 지연시간(tD)이 너무 짧다. 이 경우, 데이터가 포트 port6으로부터 글로벌 데이터 버스(GIO)를 거쳐 뱅크 bank6의 트랜스퍼 래치에 도달하기 전에 데이터를 캡쳐하기 때문에 잘못된 데이터를 인식할 수 있다.
한편, 도 9를 참조하면, 라이트 데이터 캡쳐펄스(WCP<0>)가 너무 늦게 활성화되고 있다. 즉, 라이트 데이터 구동펄스(WDP<2>)가 활성화된 시점으로부터 라이트 데이터 캡쳐펄스(WCP<0>)가 활성화되기까지의 지연시간(tD)이 너무 길다. 이 경우, 데이터가 글로벌 데이터 버스 연결부(PR_U)로부터 글로벌 데이터 버스(GIO)를 거쳐 뱅크 bank0의 트랜스퍼 래치에 도달하는 시간은 충분히 확보할 수 있으나, 라이트 데이터 캡쳐펄스(WCP<0>)가 활성화된 이후 라이트 데이터 구동펄스(WDP<2>)가 활성화 상태를 유지하는 구간이 너무 짧아 유효 데이터를 캡쳐할 수 있는 마진이 적어진다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 데이터 전송 경로에 따른 데이터와 데이터 스트로브 신호 사이의 스큐를 방지할 수 있는 동기식 메모리 소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 데이터 전송 경로에 따른 데이터와 데이터 스트로브 신호 사이의 스큐를 방지할 수 있는 동기식 멀티-포트 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 글로벌 데이터 버스; 상기 글로벌 데이터 버스에 데이터를 전달하기 위한 송신부와 상기 글로벌 데이터 버스에 실린 데이터를 수신하기 위한 수신부를 구비하는 다수의 데이터 송수신 블럭; 각 데이터 송수신 블럭에 배치되며, 주변회로로부터 제공되는 내부신호에 응답하여 해당 데이터 송수신 블럭의 송신부에 대한 데이터 구동펄스와 다른 데이터 송수신 블럭의 수신부에 대한 데이터 캡쳐펄스를 생성하기 위한 데이터 구동/캡쳐펄스 생성수단; 상기 다수의 데이터 송수신 블럭간의 상기 데이터 캡쳐펄스 전송을 위한 데이터 캡쳐펄스 버스; 및 각 데이터 송수신 블럭에 배치되며, 상기 주변회로로부터 제공되는 내부신호에 응답하여 상기 데이터 캡쳐펄스 버스에 실린 상기 데이터 캡쳐펄스를 해당 데이터 송수신 블럭의 수신부로 전달하기 위한 데이터 캡쳐펄스 수신수단을 구비하는 동기식 메모리 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 글로벌 데이터 버스; 상기 글로벌 데이터 버스에 데이터를 전달하기 위한 송신부와 상기 글로벌 데이터 버스에 실린 데이터를 수신하기 위한 수신부를 구비하는 다수의 데이터 송수신 블럭 - 상기 다수의 데이터 송수신 블럭에는 다수의 포트, 다수의 뱅크, 그리고 글로벌 데이터 버스 연결부가 포함됨 - ; 각 데이터 송수신 블럭에 배치되며, 주변회로로부터 제공되는 내부신호에 응답하여 해당 데이터 송수신 블럭의 송신부에 대한 데이터 구동펄스와 다른 데이터 송수신 블럭의 수신부에 대한 데이터 캡쳐펄스를 생성하기 위한 데이터 구동/캡쳐펄스 생성수단; 상기 다수의 데이터 송수신 블럭 간의 상기 데이터 캡쳐펄스 전송을 위한 데이터 캡쳐펄스 버스; 및 각 데이터 송수신 블럭에 배치되며, 상기 주변회로로부터 제공되는 내부신호에 응답하여 상기 데이터 캡쳐펄스 버스에 실린 상기 데이터 캡쳐펄스를 해당 데이터 송수신 블럭의 수신부로 전달하기 위한 데이터 캡쳐펄스 수신수단을 구비하는 동기식 멀티-포트 메모리 소자가 제공된다.
바람직하게, 본 발명은 상기 데이터 캡쳐펄스 버스에 접속된 적어도 하나의 양방향 중계수단을 더 구비한다.
바람직하게, 상기 다수의 포트와 상기 글로벌 데이터 버스 연결부에 배치된 상기 데이터 구동/캡쳐펄스 생성수단은, 포트/글로벌 데이터 버스 연결부 데이터 구동신호를 입력으로 하여 해당 포트 또는 글로벌 데이터 버스 연결부의 상기 송신부에 대한 라이트 데이터 구동펄스를 생성하고, 상기 라이트 데이터 구동펄스에 응답하여 다른 데이터 송수신 블럭의 수신부에 대한 상기 데이터 캡쳐펄스를 생성한다.
바람직하게, 상기 다수의 뱅크에 배치된 상기 데이터 구동/캡쳐펄스 생성수단은, 리드 커맨드신호를 입력으로 하여 해당 뱅크의 상기 송신부에 대한 리드 데이터 구동펄스를 생성하고, 상기 리드 데이터 구동펄스에 응답하여 다른 데이터 송수신 블럭의 수신부에 대한 상기 데이터 캡쳐펄스를 생성한다.
바람직하게, 상기 다수의 포트와 상기 글로벌 데이터 버스 연결부에 배치된 상기 데이터 캡쳐펄스 수신수단은, 포트/글로벌 데이터 버스 연결부 플래그 신호에 응답하여 상기 데이터 캡쳐펄스 버스에 실린 상기 데이터 캡쳐펄스를 입력받아 해당 포트 또는 글로벌 데이터 버스 연결부의 상기 수신부에 대한 리드 데이터 캡쳐펄스를 생성한다.
바람직하게, 상기 다수의 뱅크에 배치된 상기 데이터 캡쳐펄스 수신수단은, 라이트 커맨드신호에 응답하여 상기 데이터 캡쳐펄스 버스에 실린 상기 데이터 캡쳐펄스를 입력받아 해당 뱅크의 상기 수신부에 대한 라이트 데이터 캡쳐펄스를 생성한다.
바람직하게, 상기 다수의 포트와 상기 글로벌 데이터 버스 연결부에 배치된 상기 데이터 구동/캡쳐펄스 생성수단은, 포트/글로벌 데이터 버스 연결부 데이터 구동신호를 반전시키기 위한 제1 인버터; 상기 제1 인버터의 출력신호를 지연시키기 위한 딜레이; 상기 딜레이의 출력신호를 반전시키기 위한 제2 인버터; 상기 제1 및 제2 인버터의 출력신호를 입력으로 하는 낸드게이트; 상기 제2 인버터의 출력신호를 입력으로 하는 제3 인버터; 상기 제3 인버터의 출력신호를 입력으로 하여 상기 라이트 데이터 구동펄스를 출력하기 위한 제4 인버터; 및 상기 라이트 데이터 구동펄스에 응답하여 상기 낸드게이트의 출력신호를 반전시켜 상기 데이터 캡쳐펄스를 출력하고 상기 데이터 캡쳐펄스 버스를 구동하기 위한 삼상 드라이버를 구비한다.
바람직하게, 상기 다수의 뱅크에 배치된 상기 데이터 구동/캡쳐펄스 생성수단은, 리드 커맨드신호를 반전시키기 위한 제1 인버터; 상기 제1 인버터의 출력신호를 지연시키기 위한 딜레이; 상기 딜레이의 출력신호를 반전시키기 위한 제2 인버터; 상기 제1 및 제2 인버터의 출력신호를 입력으로 하는 낸드게이트; 상기 제2 인버터의 출력신호를 입력으로 하는 제3 인버터; 상기 제3 인버터의 출력신호를 입력으로 하여 상기 리드 데이터 구동펄스를 출력하기 위한 제4 인버터; 및 상기 리드 데이터 구동펄스에 응답하여 상기 낸드게이트의 출력신호를 반전시켜 상기 데이터 캡쳐펄스를 출력하고 상기 데이터 캡쳐펄스 버스를 구동하기 위한 삼상 드라이버를 구비한다.
바람직하게, 상기 다수의 포트와 상기 글로벌 데이터 버스 연결부에 배치된 상기 데이터 캡쳐펄스 수신수단은, 클럭신호에 동기되어 상기 포트/글로벌 데이터 버스 연결부 플래그 신호를 래치하기 위한 플립플롭; 상기 플립플롭의 출력신호와 상기 데이터 캡쳐펄스를 입력으로 하는 낸드게이트; 및 상기 낸드게이트의 출력신호를 반전시켜 해당 포트 또는 글로벌 데이터 버스 연결부의 상기 수신부에 대한 상기 리드 데이터 캡쳐펄스를 출력하기 위한 인버터를 구비한다.
바람직하게, 상기 다수의 뱅크에 배치된 상기 데이터 캡쳐펄스 수신수단은, 클럭신호에 동기되어 상기 라이트 커맨드신호를 래치하기 위한 플립플롭; 상기 플립플롭의 출력신호와 상기 데이터 캡쳐펄스를 입력으로 하는 낸드게이트; 및 상기 낸드게이트의 출력신호를 반전시켜 해당 뱅크의 상기 수신부에 대한 상기 라이트 데이터 캡쳐펄스를 출력하기 위한 인버터를 구비한다.
데이터와 데이터 스트로브 신호 사이의 스큐 문제는 데이터 전송 경로와 관계 없이 데이터 구동펄스와 데이터 캡쳐펄스를 하나의 주변회로에서 생성한다는데 기인한다. 본 발명에서는 이와 같은 위치 의존성을 제거하기 위하여 데이터 스트로브 신호를 데이터와 함께 전송하는 방식을 도입하였다. 데이터를 구동하는 블럭에서 데이터를 스트로브하는 데이터 캡쳐펄스를 데이터와 함께 전송한다면 데이터 송수신이 어느 블럭 간에 일어나든지 데이터와 데이터 캡쳐펄스가 똑같은 딜레이를 거치기 때문에 스큐 발생을 방지할 수 있다. 다시 말해, 본 발명은 기존의 동기식 DRAM 외부에서 사용되는 소오스 동기화(source synchronization) 방식을 메모리 내부에 도입한 것으로, 특히 다수의 독립적인 포트를 구비한 동기식 멀티-포트 메모리 소자에의 적용이 유망하다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 10은 본 발명의 일 실시예에 따른 동기식 멀티-포트 메모리 소자의 1사분면에서의 1비트 데이터에 대한 전송 구조를 나타낸 도면이다.
도 10을 참조하면, 본 실시예에 따른 동기식 멀티-포트 메모리 소자의 1사분면에 구비된 각 뱅크(bank0, bank2, bank4, bank6)와, 각 포트(port0, port2), 그리고 글로벌 데이터 버스 연결부(PR_U)는 각각 1비트 데이터에 대하여 글로벌 데이터 버스(GIO)에 데이터를 전송하기 위한 송신기(TX)와 글로벌 데이터 버스(GIO)로부터 데이터를 수신하기 위한 수신기(RX)를 가지고 있다. 즉, 뱅크에는 버스 연결부(TL)의 단위 블럭인 트랜스퍼 래치가 존재하며, 포트에는 데이터 전달부(QTRX)의 단위 블럭인 송신기와 수신기가 존재하며, 글로벌 데이터 버스 연결부(PR_U)에는 송신 및 수신 역할을 수행하는 단위 블럭인 양방향 파이프 레지스터가 존재한다.
그리고, 본 실시예에 따른 동기식 멀티-포트 메모리 소자의 1사분면에는, 글로벌 데이터 버스(GIO)와, 글로벌 데이터 버스(GIO)에 데이터를 전달하기 위한 송신기(TX)와 글로벌 데이터 버스(GIO)에 실린 데이터를 수신하기 위한 수신기(RX)를 구비하는 다수의 데이터 송수신 블럭(포트 port0, port2, 뱅크 bank0, bank2, bank4, bank6, 글로벌 데이터 버스 연결부(PR_U))과, 각 데이터 송수신 블럭에 배치되며, 주변회로로부터 제공되는 내부신호(DP<0:2>, RD)에 응답하여 해당 데이터 송수신 블럭의 송신기(TX)에 대한 데이터 구동펄스(WDP, RDP)와 다른 데이터 송수신 블럭의 수신기(RX)에 대한 데이터 캡쳐펄스(CP)를 생성하기 위한 데이터 구동/캡쳐펄스 생성기(1001, 1002, 1003, 1004, 1005, 1006, 1007)와, 다수의 데이터 송수신 블럭 간의 상기 데이터 캡쳐펄스 전송을 위한 데이터 캡쳐펄스 버스(1000)와, 각 데이터 송수신 블럭에 배치되며, 주변회로로부터 제공되는 내부신호(PRFG<0:2>, WT)에 응답하여 상기 데이터 캡쳐펄스 버스에 실린 상기 데이터 캡쳐펄스를 해당 데이터 송수신 블럭의 수신부로 전달하기 위한 데이터 캡쳐펄스 수신기(1011, 1012, 1013, 1014, 1015, 1016, 1017)가 구비된다.
또한, 데이터 캡쳐펄스 버스(1000)에는 적어도 하나의 양방향 중계기(RPT)를 접속시킬 수 있다.
여기서, 포트 port0, port2와 글로벌 데이터 버스 연결부(PR_U)에 배치된 데이터 구동/캡쳐펄스 생성기(1001, 1002, 1003)는 포트/글로벌 데이터 버스 연결부 데이터 구동신호(DP<0:2>)를 입력으로 하여 해당 포트 또는 글로벌 데이터 버스 연결부의 송신기(TX)에 대한 라이트 데이터 구동펄스(WDP)를 생성하고, 라이트 데이터 구동펄스(RDP)에 응답하여 뱅크 bank0, bank2, bank4, bank6의 수신기(RX)에 대한 데이터 캡쳐펄스(CP)를 생성한다.
또한, 뱅크 bank0, bank2, bank4, bank6에 배치된 데이터 구동/캡쳐펄스 생성기(1004, 1005, 1006, 1007)는 리드 커맨드신호(RD)를 입력으로 하여 해당 뱅크의 송신기(TX)에 대한 리드 데이터 구동펄스(RDP)를 생성하고, 리드 데이터 구동펄스(RDP)에 응답하여 다른 데이터 송수신 블럭(포트 또는 글로벌 데이터 버스 연결부)의 수신기(RX)에 대한 데이터 캡쳐펄스(CP)를 생성한다.
한편, 포트 port0, port2와 글로벌 데이터 버스 연결부(PR_U)에 배치된 데이터 캡쳐펄스 수신기(1011, 1012, 1013)는 포트/글로벌 데이터 버스 연결부 플래그 신호(PRFG<0:2>)에 응답하여 데이터 캡쳐펄스 버스(1000)에 실린 데이터 캡쳐펄스(CP)를 입력받아 해당 포트 또는 글로벌 데이터 버스 연결부의 수신기(RX) 대한 리드 데이터 캡쳐펄스(RCP)를 생성한다.
또한, 뱅크 bank0, bank2, bank4, bank6에 배치된 데이터 캡쳐펄스 수신기(1014, 1015, 1016, 1017)는 라이트 커맨드신호(WT)에 응답하여 데이터 캡쳐펄스 버스(1000)에 실린 데이터 캡쳐펄스(CP)를 입력받아 해당 뱅크의 수신기(RX)에 대한 라이트 데이터 캡쳐펄스(WCP)를 생성한다.
도 11은 상기 도 10의 데이터 구동/캡쳐펄스 생성기(1001, 1002, 1003, 1004, 1005, 1006, 1007)의 회로 구성을 예시한 도면이다.
도 11을 참조하면, 데이터 구동/캡쳐펄스 생성기는, 입력신호(IN)를 반전시키기 위한 인버터(INV1)와, 인버터(INV1)의 출력신호(INB)를 지연시키기 위한 딜레이(D1)와, 딜레이(D1)의 출력신호를 반전시키기 위한 인버터(INV2)와, 제1 및 제2 인버터(INV1, INV2)의 출력신호(INB, IND)를 입력으로 하는 낸드게이트(ND1)와, 인버터(INV2)의 출력신호(IND)를 입력으로 하는 인버터(INV3)와, 인버터(INV3)의 출력신호를 입력으로 하여 데이터 구동펄스(R/WDP)를 출력하기 위한 인버터(INV4)와, 데이터 구동펄스(R/WDP)에 응답하여 낸드게이트(ND1)의 출력신호를 반전시켜 데이터 캡쳐펄스(CP)를 출력하고 데이터 캡쳐펄스 버스(1000)를 구동하기 위한 삼상 드라이버(TSD)를 구비한다.
자세히 도시된 삼상 드라이버(TSD)의 회로는 지극히 일반적인 회로이므로 그에 대한 설명은 생략하기로 한다. 다만, 여기에서는 삼상 드라이버(TSD)의 인에이블신호(EN)로 데이터 구동펄스(R/WDP)를 이용한다.
도 12는 상기 도 11에 도시된 데이터 구동/캡쳐펄스 생성기의 타이밍 다이어그램이다.
도 11을 참조하면, 데이터 구동/캡쳐펄스 생성기는 입력신호(IN)인 리드 커맨드신호(RD) 또는 포트/글로벌 데이터 버스 연결부 데이터 구동신호(DP<0:2>)를 지연시켜 데이터 구동펄스(R/WDP)를 생성하고, 입력신호(IN)를 이용하여 생성한 펄스를 삼상 드라이버(TSD)를 이용하여 반전시켜 데이터 캡쳐펄스(CP)를 생성한다.
이처럼 삼상 드라이버(TSD)를 이용하는 이유는 다수의 데이터 송수신 블럭에서 동시에 데이터 캡쳐펄스 버스(1000)를 구동하게 되면 레벨의 충돌이 발생하기 때문이다. 즉, 하나의 데이터 송수신 블럭에서 데이터 구동펄스(R/WDP)가 활성화되면 나머지 데이터 송수신 블럭에서는 데이터 구동펄스(R/WDP)가 모두 비활성화 상태이므로 데이터 구동펄스(R/WDP)를 삼상 드라이버(TSD)의 인에이블 신호로 사용하게 되면 단 하나의 데이터 송수신 블럭에서만 데이터 캡쳐펄스 버스(1000)를 구동하게 된다.
주변회로로부터 제공되는 내부신호(RD, DP<0:2>)에 따라 해당 데이터 송수신 블럭의 송신기(TX)에 대한 데이터 구동펄스(R/WDP)가 활성화되면, 일정 시간 후에 해당 데이터 송수신 블럭의 송신기(TX)로부터 글로벌 데이터 버스(GIO)에 데이터가 로딩되고, 이와 함께 해당 데이터 송수신 블럭에서 생성된 데이터 캡쳐펄스(CP)가 데이터 캡쳐펄스 버스(1000)에 로딩된다.
도 13는 상기 도 10의 데이터 캡쳐펄스 수신기(1011, 1012, 1013, 1014, 1015, 1016, 1017)의 회로 구성을 예시한 도면이다.
도 13을 참조하면, 데이터 캡쳐펄스 수신기는, 클럭신호(CLK)에 동기되어 입력신호(IN)를 래치하기 위한 D 플립플롭(F/F)과, D 플립플롭(F/F)의 출력신호(CP_EN)와 데이터 캡쳐펄스(CP)를 입력으로 하는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력신호를 반전시켜 해당 데이터 송수신 블럭의 수신기(RX)에 대한 데이터 캡쳐펄스(R/WCP)를 출력하기 위한 인버터(INV5)를 구비한다.
도 14는 상기 도 13에 도시된 데이터 캡쳐펄스 수신기의 타이밍 다이어그램이다.
도 14를 참조하면, 데이터 캡쳐펄스 수신기는 입력신호(IN)인 포트/글로벌 데이터 버스 연결부 플래그 신호(PRFG<0:2>) 또는 라이트 커맨드신호(WT)를 클럭신호(CLK)에 동기시켜 데이터 캡쳐펄스 인에이블신호(CP_EN)를 생성하고, 데이터 캡쳐펄스 인에이블신호(CP_EN)가 활성화된 구간에서 데이터 캡쳐펄스 버스(1000)로부터 데이터 캡쳐펄스(CP)를 받아들여 해당 데이터 송수신 블럭의 수신기(RX)에 대한 데이터 캡쳐펄스(R/WCP)로 사용한다. 데이터 캡쳐펄스(R/WCP)는 해당 데이터 송수신 블럭의 수신기(RX)를 인에이블시켜 데이터를 해당 데이터 송수신 블럭에서 글로벌 데이터 버스(GIO)에 실린 데이터를 캡쳐할 수 있도록 한다.
한편, 다시 도 10을 참조하면, 데이터 캡쳐펄스 버스(1000)의 중간 중간에 양방향 중계기(RPT)가 접속된 것을 볼 수 있는데, 이처럼 데이터 캡쳐펄스 버스(1000)에 중계기를 도입한 이유는 데이터 캡쳐펄스 버스(1000)가 글로벌 데이터 버스(GIO)와 마찬가지로 칩 전체적으로 글로벌하게 배치된 긴 버스이기 때문이며, 또한 데이터 캡쳐펄스(CP)는 데이터와 함께 양방향으로 전송되므로 양방향 중계기를 사용하는 것이다.
도 15는 상기 도 10의 양방향 중계기(RPT)의 회로 구성을 예시한 도면이며, 도 16은 상기 도 15에 도시된 양방향 중계기의 타이밍 다이어그램이다.
도 15에는 다수의 인버터(INV6, INV7, INV8)와, MOS 트랜지스터(MP1, MP2, MP3, MN1, MN2, MN3)와, 딜레이(D2)로 구성된 일반적인 양방향 중계기 회로가 도시되어 있다. 일반적으로, MOS 트랜지스터 MP1과 MN1은 MOS 트랜지스터 MP3와 MN3에 비해 큰 사이즈로 구현한다.
도 16을 참조하면, 양방향 중계기는 데이터 캡쳐 펄스(CP)의 라이징 에지에서만 동작하여 약해진 데이터 캡쳐 펄스(CP)를 재구동하여 데이터 송수신 블럭에서 신호의 왜곡 없이 온전한 데이터 캡쳐 펄스(CP)를 수신할 수 있도록 한다.
이러한 양방향 중계기 회로는 널리 공지된 회로이므로 그 세부 구성 및 동작에 대해서는 그 설명을 생략하기로 한다.
한편, 이상의 실시예에서는 동기식 멀티-포트 메모리 소자의 1사분면만을 예시하여 살펴보았으나, 다른 사분면의 구성은 1사분면과 동일하며, 모든 포트에서 모든 뱅크에 대한 액세스가 가능(반대도 가능)한 멀티-포트 메모리 소자의 기본적인 특성에 비추어 볼 때 데이터 캡쳐펄스 버스(1000)는 각 사분면마다 따로 존재하는 것이 아니라, 칩 전체적으로 글로벌하게 배치되는 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 사용된 포트의 수, 뱅크의 수 등도 메모리 소자의 용량에 따라 변경될 수 있다.
전술한 본 발명은 데이터 전송 경로에 따른 데이터와 데이터 스트로브 신호 사이의 스큐를 방지할 수 있다. 즉, 위치 의존성이 제거될 수 있다. 따라서, 공정, 온도, 전압의 변화 또는 노이즈 등에 대한 특성을 강화시켜 보다 안정적인 동작 특성을 확보할 수 있다. 특히, 데이터 전송 경로에 따른 스큐 문제는 메모리 용량이 증가함에 따라 더욱 더 중요한 이슈가 될 것이므로 차세대 메모리 제품이나 멀티-포트 메모리 소자에의 적용이 더욱 유용할 것이다.
도 1은 대한민국 특허출원 제2003-92375호에 따른 256M 멀티-포트 DRAM의 아키텍쳐를 나타낸 도면.
도 2는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 컬럼 구성 단위인 세그먼트와 트랜스퍼 버스(TB)의 관계를 설명하기 위한 도면.
도 3a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 리드 경로를 나타낸 도면.
도 3b는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 라이트 경로를 나타낸 도면.
도 4a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 리드 경로를 나타낸 도면.
도 4b는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 라이트 경로를 나타낸 도면.
도 5는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 단위 영역인 1사분면을 간략화시켜 나타낸 도면.
도 6은 상기 도 5에 도시된 1사분면에서의 1비트 데이터에 대한 전송 구조를 나타낸 도면.
도 7은 상기 도 6의 회로에서 포트-뱅크 라이트 동작을 수행하는 경우(베스트 케이스)의 타이밍 다이어그램.
도 8은 상기 도 6의 회로에서 포트 port0-뱅크 bank6 라이트 동작을 수행하는 경우(워스트 케이스)의 타이밍 다이어그램.
도 9는 상기 도 6의 회로에서 글로벌 데이터 버스 연결부(PR_U)-뱅크 bank0 라이트 동작을 수행하는 경우(워스트 케이스)의 타이밍 다이어그램.
도 10은 본 발명의 일 실시예에 따른 동기식 멀티-포트 메모리 소자의 1사분면에서의 1비트 데이터에 대한 전송 구조를 나타낸 도면.
도 11은 상기 도 10의 데이터 구동/캡쳐펄스 생성기의 회로 구성을 예시한 도면.
도 12는 상기 도 11에 도시된 데이터 구동/캡쳐펄스 생성기의 타이밍 다이어그램.
도 13은 상기 도 10의 데이터 캡쳐펄스 수신기의 회로 구성을 예시한 도면.
도 14는 상기 도 13에 도시된 데이터 캡쳐펄스 수신기의 타이밍 다이어그램.
도 15는 상기 도 10의 양방향 중계기의 회로 구성을 예시한 도면.
도 16은 상기 도 15에 도시된 양방향 중계기의 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
1000 : 데이터 캡쳐펄스 버스
1001, 1002, 1003, 1004, 1005, 1006, 1007 : 데이터 구동/캡쳐펄스 생성기
1011, 1012, 1013, 1014, 1015, 1016, 1017 : 데이터 캡쳐펄스 수신기

Claims (12)

  1. 글로벌 데이터 버스;
    상기 글로벌 데이터 버스에 데이터를 전달하기 위한 송신부와 상기 글로벌 데이터 버스에 실린 데이터를 수신하기 위한 수신부를 구비하는 다수의 데이터 송수신 블럭;
    각 데이터 송수신 블럭에 배치되며, 주변회로로부터 제공되는 내부신호에 응답하여 해당 데이터 송수신 블럭의 송신부에 대한 데이터 구동펄스와 다른 데이터 송수신 블럭의 수신부에 대한 데이터 캡쳐펄스를 생성하기 위한 데이터 구동/캡쳐펄스 생성수단;
    상기 다수의 데이터 송수신 블럭간의 상기 데이터 캡쳐펄스 전송을 위한 데이터 캡쳐펄스 버스; 및
    각 데이터 송수신 블럭에 배치되며, 상기 주변회로로부터 제공되는 내부신호에 응답하여 상기 데이터 캡쳐펄스 버스에 실린 상기 데이터 캡쳐펄스를 해당 데이터 송수신 블럭의 수신부로 전달하기 위한 데이터 캡쳐펄스 수신수단
    을 구비하는 동기식 메모리 소자.
  2. 제1항에 있어서,
    상기 데이터 캡쳐펄스 버스에 접속된 적어도 하나의 양방향 중계수단을 더 구비하는 것을 특징으로 하는 동기식 메모리 소자.
  3. 글로벌 데이터 버스;
    상기 글로벌 데이터 버스에 데이터를 전달하기 위한 송신부와 상기 글로벌 데이터 버스에 실린 데이터를 수신하기 위한 수신부를 구비하는 다수의 데이터 송수신 블럭 - 상기 다수의 데이터 송수신 블럭에는 다수의 포트, 다수의 뱅크, 그리고 글로벌 데이터 버스 연결부가 포함됨 - ;
    각 데이터 송수신 블럭에 배치되며, 주변회로로부터 제공되는 내부신호에 응답하여 해당 데이터 송수신 블럭의 송신부에 대한 데이터 구동펄스와 다른 데이터 송수신 블럭의 수신부에 대한 데이터 캡쳐펄스를 생성하기 위한 데이터 구동/캡쳐펄스 생성수단;
    상기 다수의 데이터 송수신 블럭 간의 상기 데이터 캡쳐펄스 전송을 위한 데이터 캡쳐펄스 버스; 및
    각 데이터 송수신 블럭에 배치되며, 상기 주변회로로부터 제공되는 내부신호에 응답하여 상기 데이터 캡쳐펄스 버스에 실린 상기 데이터 캡쳐펄스를 해당 데이터 송수신 블럭의 수신부로 전달하기 위한 데이터 캡쳐펄스 수신수단
    을 구비하는 동기식 멀티-포트 메모리 소자.
  4. 제2항에 있어서,
    상기 데이터 캡쳐펄스 버스에 접속된 적어도 하나의 양방향 중계수단을 더 구비하는 것을 특징으로 하는 동기식 멀티-포트 메모리 소자.
  5. 제4항에 있어서,
    상기 다수의 포트와 상기 글로벌 데이터 버스 연결부에 배치된 상기 데이터 구동/캡쳐펄스 생성수단은,
    포트/글로벌 데이터 버스 연결부 데이터 구동신호를 입력으로 하여 해당 포트 또는 글로벌 데이터 버스 연결부의 상기 송신부에 대한 라이트 데이터 구동펄스를 생성하고, 상기 라이트 데이터 구동펄스에 응답하여 다른 데이터 송수신 블럭의 수신부에 대한 상기 데이터 캡쳐펄스를 생성하는 것을 특징으로 하는 동기식 멀티-포트 메모리 소자.
  6. 제4항에 있어서,
    상기 다수의 뱅크에 배치된 상기 데이터 구동/캡쳐펄스 생성수단은,
    리드 커맨드신호를 입력으로 하여 해당 뱅크의 상기 송신부에 대한 리드 데이터 구동펄스를 생성하고, 상기 리드 데이터 구동펄스에 응답하여 다른 데이터 송수신 블럭의 수신부에 대한 상기 데이터 캡쳐펄스를 생성하는 것을 특징으로 하는 동기식 멀티-포트 메모리 소자.
  7. 제4항에 있어서,
    상기 다수의 포트와 상기 글로벌 데이터 버스 연결부에 배치된 상기 데이터 캡쳐펄스 수신수단은,
    포트/글로벌 데이터 버스 연결부 플래그 신호에 응답하여 상기 데이터 캡쳐펄스 버스에 실린 상기 데이터 캡쳐펄스를 입력받아 해당 포트 또는 글로벌 데이터 버스 연결부의 상기 수신부에 대한 리드 데이터 캡쳐펄스를 생성하는 것을 특징으로 하는 동기식 멀티-포트 메모리 소자.
  8. 제4항에 있어서,
    상기 다수의 뱅크에 배치된 상기 데이터 캡쳐펄스 수신수단은,
    라이트 커맨드신호에 응답하여 상기 데이터 캡쳐펄스 버스에 실린 상기 데이터 캡쳐펄스를 입력받아 해당 뱅크의 상기 수신부에 대한 라이트 데이터 캡쳐펄스를 생성하는 것을 특징으로 하는 동기식 멀티-포트 메모리 소자.
  9. 제5항에 있어서,
    상기 다수의 포트와 상기 글로벌 데이터 버스 연결부에 배치된 상기 데이터 구동/캡쳐펄스 생성수단은,
    포트/글로벌 데이터 버스 연결부 데이터 구동신호를 반전시키기 위한 제1 인버터;
    상기 제1 인버터의 출력신호를 지연시키기 위한 딜레이;
    상기 딜레이의 출력신호를 반전시키기 위한 제2 인버터;
    상기 제1 및 제2 인버터의 출력신호를 입력으로 하는 낸드게이트;
    상기 제2 인버터의 출력신호를 입력으로 하는 제3 인버터;
    상기 제3 인버터의 출력신호를 입력으로 하여 상기 라이트 데이터 구동펄스를 출력하기 위한 제4 인버터; 및
    상기 라이트 데이터 구동펄스에 응답하여 상기 낸드게이트의 출력신호를 반전시켜 상기 데이터 캡쳐펄스를 출력하고 상기 데이터 캡쳐펄스 버스를 구동하기 위한 삼상 드라이버를 구비하는 것을 특징으로 하는 동기식 멀티-포트 메모리 소자.
  10. 제6항에 있어서,
    상기 다수의 뱅크에 배치된 상기 데이터 구동/캡쳐펄스 생성수단은,
    리드 커맨드신호를 반전시키기 위한 제1 인버터;
    상기 제1 인버터의 출력신호를 지연시키기 위한 딜레이;
    상기 딜레이의 출력신호를 반전시키기 위한 제2 인버터;
    상기 제1 및 제2 인버터의 출력신호를 입력으로 하는 낸드게이트;
    상기 제2 인버터의 출력신호를 입력으로 하는 제3 인버터;
    상기 제3 인버터의 출력신호를 입력으로 하여 상기 리드 데이터 구동펄스를 출력하기 위한 제4 인버터; 및
    상기 리드 데이터 구동펄스에 응답하여 상기 낸드게이트의 출력신호를 반전시켜 상기 데이터 캡쳐펄스를 출력하고 상기 데이터 캡쳐펄스 버스를 구동하기 위한 삼상 드라이버를 구비하는 것을 특징으로 하는 동기식 멀티-포트 메모리 소자.
  11. 제7항에 있어서,
    상기 다수의 포트와 상기 글로벌 데이터 버스 연결부에 배치된 상기 데이터 캡쳐펄스 수신수단은,
    클럭신호에 동기되어 상기 포트/글로벌 데이터 버스 연결부 플래그 신호를 래치하기 위한 플립플롭;
    상기 플립플롭의 출력신호와 상기 데이터 캡쳐펄스를 입력으로 하는 낸드게이트; 및
    상기 낸드게이트의 출력신호를 반전시켜 해당 포트 또는 글로벌 데이터 버스 연결부의 상기 수신부에 대한 상기 리드 데이터 캡쳐펄스를 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 동기식 멀티-포트 메모리 소자.
  12. 제8항에 있어서,
    상기 다수의 뱅크에 배치된 상기 데이터 캡쳐펄스 수신수단은,
    클럭신호에 동기되어 상기 라이트 커맨드신호를 래치하기 위한 플립플롭;
    상기 플립플롭의 출력신호와 상기 데이터 캡쳐펄스를 입력으로 하는 낸드게이트; 및
    상기 낸드게이트의 출력신호를 반전시켜 해당 뱅크의 상기 수신부에 대한 상기 라이트 데이터 캡쳐펄스를 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 동기식 멀티-포트 메모리 소자.
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