JP4393292B2 - 同期式メモリ素子 - Google Patents

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Description

本発明は半導体メモリの設計技術に関し、更に詳しくは、同期式メモリ素子のデータ伝送方式に関する。
ＲＡＭを始めとする大部分のメモリ素子は、一つのポート（１つのポートに多数の入／出力ピンセットが存在する）を備える。すなわち、チップセットとのデータ交換のための一つのポートのみを備えている。しかし、近年、チップセットとメモリの機能区分が曖昧になってきており、チップセットとメモリの統合が考慮されている。このような傾向から周辺のグラフィックデバイス、ＣＰＵなどと直接データを交換できるマルチ-ポートメモリ素子が要求されている。ところが、このようなマルチ-ポートメモリ素子を具現するためには、複数のポートのうちのどのポートからも全てのメモリセルへのアクセスが可能でなければならない。
そこで、本発明の出願人はマルチ-ポートメモリ素子のアキテクチャを提案した(特許文献１参照）
図１は特許文献１に係る２５６Ｍマルチ-ポートＤＲＡＭのアキテクチャを示す。
図１に示すように、提案された２５６Ｍマルチ-ポートＤＲＡＭは、各々複数のメモリセルとローデコーダＲＤＥＣを備え、コア領域を４分割している各四分面に一定の数だけロー方向(図面では左右方向)に配置された複数のバンクｂａｎｋ０〜ｂａｎｋ１５と、１、３四分面と２、４四分面との間にコア領域を二分するように配置されて印加されたコマンド、アドレスなどを利用して内部コマンド信号、内部アドレス信号、制御信号を生成してメモリ素子をなす各構成要素の動作を制御するための制御部１００と、各四分面の縁に配置され各々他のターゲットデバイスと独立した通信を行うための複数のポートｐｏｒｔ０〜ｐｏｒｔ７と、各四分面に対応するバンクとポートとの間にロー方向に配置されて並列データ伝送を行うための第１ないし第４グローバルデータバスＧＩＯ_ＬＵ、ＧＩＯ_ＲＵ、ＧＩＯ_ＬＤ、ＧＩＯ_ＲＤと、ロー方向に隣接する２つのグローバルデータバスの間に配置されて２つのグローバルデータバスを選択的に接続するための第１及び第２グローバルデータバス接続部ＰＲ＿Ｕ、ＰＲ＿Ｄと、各バンクのカラム方向(図面では上下方向)に配置されてバンク内部のデータ伝送を行うための複数のトランスファバスＴＢと、カラム方向に隣接する２つのバンクの間に配置されて２つのバンク各々のトランスファバスＴＢを選択的に接続するための複数のトランスファバス接続部ＴＧと、各バンクと該当バンクが属する四分面のグローバルデータバスとの間に配置されて各トランスファバスＴＢと該当グローバルデータバスとの間のデータ交換を行うための複数のバス接続部ＴＬと、各ポートとそのポートの属する四分面のグローバルデータバスとの間に配置されて、該当ポートとグローバルデータバスとの間のデータ送受信を行うための複数のデータ伝達部ＱＴＲＸとを備える。
以下、前記のような２５６Ｍマルチ-ポートＤＲＡＭの細部構成について説明する。
１６個バンクｂａｎｋ０〜ｂａｎｋ１５は、各々１６Ｍ(８ｋロー×２ｋカラム)のＤＲＡＭセルとローデコーダＲＤＥＣを備え、各バンクの内部には通常のＤＲＡＭコア領域で必須のビットライン感知増幅器、イコライザなどのコア回路を備える。バンクｂａｎｋ０〜ｂａｎｋ１５は、ア領域を４分割している各四分面に４個ずつロー方向に配置される。具体的に、コア領域の１四分面(左側上)にはバンク０、バンク２、バンク４、バンク６が、２四分面(右側上)にはバンク８、バンク１０、バンク１２、バンク１４が、３四分面(左側下)にはバンク１、バンク３、バンク５、バンク７が、４四分面(右側下)にはバンク９、バンク１１、バンク１３、バンク１５が各々配置される。一方、ローデコーダＲＤＥＣは、バンクの一側に隣接バンクのローデコーダＲＤＥＣと対をなすように配置することが好ましい。そして、一つのページ(カラム)は４個のセグメント(各セグメントは５１２個のセルからなる)に区分される。
また、制御部１００はパケット形態で伝送されたコマンド、アドレスなどを利用して内部活性化コマンド信号ＡＣＴ、内部非活性化コマンド信号ＰＣＧ、内部リードコマンド信号ＲＤ、内部ライトコマンド信号ＷＤなどの内部コマンド信号と、活性化アレイアドレスＡＡＡ、非活性化アレイアドレスＰＡＡ、リードアレイアドレスＲＡＡ、ライトアレイアドレスＷＡＡ、ローアドレスＲＡ、リードセグメントアドレスＲＳＡ、ライトセグメントアドレスＷＳＡなどの内部アドレス信号と、トランスファゲート制御信号ＴＧＣ、ポート/パイプレジスタフラグ信号ＰＲＦＧ、ポート/パイプレジスタデータ駆動信号ＤＰ、ＤＲＡＭコアテストモードフラグ信号ＤＴＭなどの制御信号とを生成し、メモリ素子をなす各構成要素の動作を制御するコントロールブロックである。
また、ポートｐｏｒｔ０〜ｐｏｒｔ７は、各四分面のダイ(ｄｉｅ)の縁部(該当四分面の全てのバンクが共有する長軸辺部分)に各々二つずつ配置される。具体的に、１四分面にはｐｏｒｔ０、ｐｏｒｔ２が、２四分面にはｐｏｒｔ４、ｐｏｒｔ６が、３四分面にはｐｏｒｔ１、ｐｏｒｔ３が、４四分面にはｐｏｒｔ５、ｐｏｒｔ７が各々配置される。各ポートは直列Ｉ/Ｏインターフェースを支援し、各々他のターゲットデバイス(例えば、チップセット、グラフィックチップなど)と独立した通信を行う。一方、ポートｐｏｒｔ０〜ｐｏｒｔ７が直列入/出力インターフェースを支援するようにする場合、各ポートｐｏｒｔ０〜ｐｏｒｔ７はデータ、アドレス、コマンドなどに対応する複数のパッドと、パッドに伝達された送/受信信号をバッファリングするためのパッドバッファ(リードバッファ、ライトバッファ)と、受信されたデータをデコードするためのデコーダと、送信するデータをエンコードするためのエンコーダと、受信された直列データを並列データに変換し、送信すべく並列データを直列データに変換するためのデータ変換器とを備える。
また、１四分面のバンクとポートとの間には、第１グローバルデータバスＧＩＯ_ＬＵが、２四分面には第２グローバルデータバスＧＩＯ_ＲＵが、３四分面には第３グローバルデータバスＧＩＯ_ＬＤが、４四分面には第４グローバルデータバスＧＩＯ_ＲＤが配置される。第１ないし第４グローバルデータバスＧＩＯ_ＬＵ、ＧＩＯ_ＲＵ、ＧＩＯ_ＬＤ、ＧＩＯ_ＲＤは、各々該当四分面のバンク、ポート及びグローバルデータバス接続部ＰＲ＿Ｕ、ＰＲ＿Ｄと接続される両方向データバス(５１２ビット)である。
一方、第１グローバルデータバスＧＩＯ_ＬＵと第２グローバルデータバスＧＩＯ_ＲＵは、第１グローバルデータバス接続部ＰＲ＿Ｕにより接続することができ、第３グローバルデータバスＧＩＯ_ＬＤと第４グローバルデータバスＧＩＯ_ＲＤは第２グローバルデータバス接続部ＰＲ＿Ｄにより接続することができる。第１及び第２グローバルデータバス接続部ＰＲ＿Ｕ、ＰＲ＿Ｄは、グローバルデータバスのライン数(５１２個)に対応する両方向パイプレジスタを備える。
また、トランスファバスＴＢは各バンクのビットライン感知増幅器と該当バンクに対応するバス接続部ＴＬとを接続するローカルデータバスである。トランスファバスＴＢのライン数は、一つのセグメントに該当するセルの数(例えば、５１２個)と同じであり、差動バスに具現される。
また、トランスファバス接続部ＴＧは、トランスファバスＴＢのライン数だけのＭＯＳトランジスタで具現できる。トランスファバスＴＢが差動バスであるため、一つのトランスファバス接続部ＴＧは総５１２対のＭＯＳトランジスタで具現できる。このため、トランスファバス接続部ＴＧをトランスファゲートと称する。
また、バス接続部ＴＬは５１２個のトランスファラッチが１セットであり、総１６セットが備えられる。各トランスファラッチはリード用バス接続回路(ＤＲＡＭのＩＯ感知増幅器に該当する)とライト用バス接続回路(ＤＲＡＭのライトドライバに該当する)とで構成される。ここで、リード用バス接続回路はトランスファバスＴＢに載せられたリードデータを感知してラッチするためのリード感知増幅器、及びラッチされるデータを該当バンクの属する四分面グローバルデータバスでドライブするためのリードドライバを備える。また、ライト用バス接続回路は、グローバルデータバスに載せられたライトデータを感知してラッチするためのライトラッチと、トランスファバスＴＢでライトデータをドライブするためのライトドライバとを備える。
また、データ伝達部ＱＴＲＸは、それに対応するポートに印加されたライトデータをグローバルデータバスに伝達するための５１２個の送信器ＱＴｘと、グローバルデータバスから印加されたリードデータを受信して該当ポートに伝達するための５１２個の受信器ＱＲｘとを備える。
これ以外にも図示してはいないが、提案された２５６Ｍマルチ-ポートＤＲＡＭは、ダイの各隅部に配置され、外部電圧を印加されて内部電圧を生成するための電圧ジェネレータと、１四分面及び２四分面に対応するポートの間、そして３四分面及び４四分面に対応するポートの間に配置されたテストロジックと、ダイの縁に配置されたクロックパッドを始めとする各種パッドなどを更に備える。
また、各四分面には制御部１００からバンクに到るコマンドラインＡＣＴ、ＰＣＧ、ＲＤ、ＷＤと、制御部１００からバンクに到るアドレスラインＡＡＡ<０:１>、ＰＡＡ<０:１>、ＲＡＡ<０:１>、ＷＡＡ<０:１>、ＲＡ<０:１２>、ＲＳＡ<０:１>、ＷＳＡ<０:１>が備えられる。そして、制御部１００の左右側には各々制御部１００からトランスファバス接続部ＴＧに到るトランスファゲート制御ラインＴＧＣ<０:３>が備えられる。
図２は前記図１に示す２５６Ｍマルチ-ポートＤＲＡＭのカラムの構成単位であるセグメントとトランスファバスＴＢとの関係を説明するための図面である。
図２に示すように、提案された２５６Ｍマルチ-ポートＤＲＡＭは、従来の通常のＤＲＡＭと同様に複数のメモリセルアレイ２００とビットライン感知増幅器アレイ２１０を備える。一つのメモリセルアレイ２００を基準としてみると、一対のトランスファバスＴＢ<０>、図ＴＢｂ<０>はメモリセルアレイ２００上下部に配置された４個のビットライン感知増幅器ＢＬＳＡと接続される(ボックスＡ参照)。この４個のビットライン感知増幅器ＢＬＳＡは、各々他のセグメント選択信号ＳＧＳ<０:３>により制御される。このセグメント選択信号は従来の通常のＤＲＡＭのカラム選択信号Ｙｉに対応する信号である。したがって、２ｋカラムの場合、一つのローと一つのセグメントが選択されると、同時に５１２個のセルが選択されてそれに対応する５１２ビットのトランスファバスＴＢ<０:５１１>とデータ交換が行われる。
一方、１四分面の各バンクに対応するトランスファバスＴＢは、同じカラム軸上に配置された３四分面の各バンクに対応するトランスファバスＴＢとトランスファゲートＴＧにより接続することができる(５１２個のＴＧが１セットで構成され、総８セットである)。すなわち、トランスファゲートＴＧは同じカラム軸上に配置された２つのバンク(これをアレイとする)に対応するトランスファバスＴＢの間に配置されて、２つのトランスファバスＴＢを選択的に接続する。トランスファゲートＴＧを制御するための制御信号ＴＧＣは、制御部１００で生成される。
以下、上記のように構成された２５６Ｍマルチ-ポートＤＲＡＭの動作を説明する。
図３Ａは、前記図２に示す２５６Ｍマルチ-ポートＤＲＡＭのノーマルリード経路を示し、図３Ｂはノーマルライト経路を示す。
まず、ポートｐｏｒｔ０を介してバンクｂａｎｋ０にある特定セグメントのデータ(５１２ビット)をリードする場合を仮定する。
図３Ａに示すように、ポートｐｏｒｔ０を介してリード動作と関連するコマンド、アドレスなどがパケット形態で印加されると、制御部１００はまずバンクｂａｎｋ０に対する内部活性化コマンド信号ＡＣＴ、活性化アレイアドレスＡＡＡ及びローアドレスＲＡを生成して特定ロー(ワードライン、ＷＬ)を活性化させ、続いてバンクｂａｎｋ０に対する内部リードコマンド信号ＲＤ、リードアレイアドレスＲＡＡ及びリードセグメントアドレスＲＳＡを生成する。これにより、ビットライン感知増幅器ＢＬＳＡは、リードセグメントアドレスＲＳＡに対応するセグメントの５１２ビットデータを感知増幅してトランスファバスＴＢ、図ＴＢｂで駆動する。一方、バンクｂａｎｋ０のバス接続部ＴＬは、バンクｂａｎｋ０のトランスファバスＴＢ、図ＴＢｂに載せられたリードデータを感知して第１グローバルデータバスＧＩＯ_ＬＵでデータを駆動する。続いて、第１グローバルデータバスＧＩＯ_ＬＵに伝達されたリードデータはポートｐｏｒｔ０に対応するデータ伝達部ＱＴＲＸの受信器Ｒｘを介してポートｐｏｒｔ０内のリードバッファに保存され、リードバッファに保存されたデータは一定単位のパケットに変換されて、直列データの形態でポートｐｏｒｔ０と接続されたターゲットデバイスに伝送される。その後、制御部１００は内部非活性化コマンド信号ＰＣＧ、非活性化アレイアドレスＰＡＡを生成して該当アレイのローを非活性化させる。このとき、該当アレイのトランスファバス接続部ＴＧはスイッチ-オフ状態になり、バンクｂａｎｋ０のトランスファバスＴＢ、図ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファバスＴＢ、図ＴＢｂとの間の接続が切られるようにする。説明しない名図面符号「ＢＬ、ＢＬｂ」はビットライン対、「Ｔ」はセルトランジスタ、「Ｃ」はセルキャパシタを各々示す。
次に、ポートｐｏｒｔ０を介してバンクｂａｎｋ０にある特定セグメントにデータ(５１２ビット)をライトする場合を仮定する。
図３Ｂに示すように、ポートｐｏｒｔ０を介してライト動作と関連するコマンド、アドレス、データなどがパケット形態で印加されると、制御部１００はまずバンクｂａｎｋ０に対する内部活性化コマンド信号ＡＣＴ、活性化アレイアドレスＡＡＡ及びローアドレスＲＡを生成して特定ロー(ワードライン、ＷＬ)を活性化させ、続いてバンクｂａｎｋ０に対する内部ライトコマンド信号ＷＴ、ライトアレイアドレスＷＡＡ及びライトセグメントアドレスＷＳＡを生成する。このとき、制御部１００のスケジューリングによりポートｐｏｒｔ０のライトバッファに保存された５１２ビットデータがライトセグメントアドレスＷＳＡに対応するセグメント(５１２個のメモリセル)に記録される。ポートｐｏｒｔ０で並列データに変換されたデータは、データ伝達部ＱＴＲＸの送信器Ｔｘを介して第１グローバルデータバスＧＩＯ_ＬＵにロードされ、バンクｂａｎｋ０のバス接続部ＴＬを介して、再びバンクｂａｎｋ０のトランスファバスＴＢ、図ＴＢｂで駆動され、バンクｂａｎｋ０のトランスファバスＴＢ、図ＴＢｂにロードされたデータは、ライトセグメントアドレスＷＳＡに対応するビットライン感知増幅器ＢＬＳＡに介して５１２個のメモリセルに保存される。その後、制御部１００は内部非活性化コマンド信号ＰＣＧ、非活性化アレイアドレスＰＡＡを生成して該当アレイのローを非活性化させる。
図４Ａは、前記図２に示す２５６Ｍマルチ-ポートＤＲＡＭのクロスリード経路を示し、図４Ｂはクロスライト経路を示す。
まず、ポートｐｏｒｔ１を介してバンクｂａｎｋ０にある特定セグメントのデータ(５１２ビット)をリードする場合を仮定する。
図４Ａに示すように、全般的な動作は前述のノーマルリード時とほとんど類似しているが、該当アレイのトランスファバス接続部ＴＧがスイッチ-オン状態になり、バンクｂａｎｋ０のトランスファバスＴＢ、図ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファバスＴＢ、図ＴＢｂが互いに接続されるようにすることが異なる。一方、バンクｂａｎｋ１のトランスファバスＴＢ、図ＴＢｂにロードされたデータは、バンクｂａｎｋ１に対応するバス接続部ＴＬ、第３グローバルデータバスＧＩＯ_ＬＤ、ポートｐｏｒｔ１に対応するデータ伝達部ＱＴＲＸ、ポートｐｏｒｔ１を介してターゲットデバイスに伝達される。
次に、ポートｐｏｒｔ１を介してバンクｂａｎｋ０にある特定セグメントにデータ(５１２ビット)をライトする場合を仮定する。
図４Ｂに示すように、全般的な動作は前述のノーマルライト時とほとんど類似しているが、やはり該当アレイのトランスファバス接続部ＴＧがスイッチ-オン状態になり、バンクｂａｎｋ０のトランスファバスＴＢ、図ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファバスＴＢ、図ＴＢｂが互いに接続されるようにすることが異なる。この場合、ポートｐｏｒｔ１に印加されたデータは、ポートｐｏｒｔ１に対応するデータ伝達部ＱＴＲＸ、第３グローバルデータバスＧＩＯ_ＬＤ、バンクｂａｎｋ１に対応するバス接続部ＴＬを介してバンクｂａｎｋ０のトランスファバスＴＢ、図ＴＢｂにロードされ、その後の過程は前述のノーマルライトの場合と同じである。
一方、第１グローバルデータバスＧＩＯ_ＬＵと第２グローバルデータバスＧＩＯ_ＲＵとの間にデータ交換が必要な場合は、第１グローバルデータバス接続部ＰＲ＿Ｕを介して２つのグローバルデータバスを接続し、第３グローバルデータバスＧＩＯ_ＬＤと第４グローバルデータバスＧＩＯ_ＲＤとの間にデータ交換が必要な場合は、第２グローバルデータバス接続部ＰＲ＿Ｄを介して２つのグローバルデータバスを接続すればよい。
前述のように提案されたマルチ-ポートＤＲＡＭは、全てのポートｐｏｒｔ０〜ｐｏｒｔ７でチップ内の全てのセグメントをアクセスすることができ、複数のポートを介して独立したアクセスが可能であるため、グローバルデータバスが重複して用いられない範囲内で同時にマルチアクセスすることができる。また、新しいアキテクチャを適用することでコア領域の各四分面で５１２ビットのデータを並列に処理でき、ポートでは直列にデータを入出力できる。したがって、レイアウト面積増加を最小化し、パッケージが容易であり、データバスにおけるデータ線路間のスキュー問題を引き起こさずにバンド幅を大きく増加させることができる。
以上ではマルチ-ポートメモリ素子に一般のＤＲＡＭコアを適用する場合を例として説明したが、ダイの縁に配置されたクロックパッドによりクロックを入力されて同期式メモリに動作できる。この場合、グローバルデータバスＧＩＯを介してデータ送受信の際にクロックに同期されてデータをキャプチャするデータストローブ信号を用いる。
図５は、前記図１に示す２５６Ｍマルチ-ポートＤＲＡＭの単位領域である１四分面を簡略化して示す図面である。
図５に示すように、１四分面のグローバルデータバスＧＩＯ_ＬＵ<０:５１１>は四分面には４個のバンクｂａｎｋ０、ｂａｎｋ２、ｂａｎｋ４、ｂａｎｋ６と、２個のポートｐｏｒｔ０、ｐｏｒｔ２、そして１個のグローバルデータバス接続部ＰＲ＿Ｕとデータを交換する。ここで、グローバルデータバスＧＩＯにデータを伝送するためのデータ駆動パルスＲＤＰ、ＷＤＰ及びグローバルデータバスＧＩＯからデータを受信するためのデータストローブ信号であるデータキャプチャパルスＲＣＰ、ＷＣＰは全て制御部からコマンドを受けて該当四分面に対応する周辺回路で生成する。
図６は、前記図５に示す１四分面における１ビットデータに対する伝送構造を示す図面である。
図６に示すように、１ビットのデータに対して各バンクｂａｎｋ０、ｂａｎｋ２、ｂａｎｋ４、ｂａｎｋ６と、各ポートｐｏｒｔ０、ｐｏｒｔ２、そしてグローバルデータバス接続部ＰＲ＿Ｕは、各々グローバルデータバスＧＩＯにデータを伝送するための送信器ＴｘとグローバルデータバスＧＩＯからデータを受信するための受信器Ｒｘとを備えている。すなわち、バンクにはバス接続部ＴＬの単位ブロックであるトランスファラッチが存在し、ポートにはデータ伝達部ＱＴＲＸの単位ブロックである送信器と受信器が存在し、グローバルデータバス接続部ＰＲ＿Ｕには送信及び受信機能をする単位ブロックである両方向パイプレジスタが存在する。
このようにグローバルデータバスＧＩＯに接続されたバンクｂａｎｋ０、ｂａｎｋ２、ｂａｎｋ４、ｂａｎｋ６と、ポートｐｏｒｔ０、ｐｏｒｔ２、そしてグローバルデータバス接続部ＰＲ＿Ｕには、各々送信器Ｔｘと受信器Ｒｘが備えられ、これらはデータ駆動パルスＲＤＰ、ＷＤＰ及びデータキャプチャパルスＲＣＰ、ＷＣＰに応じて動作する。
例えば、ポートｐｏｒｔ０でバンクｂａｎｋ４にデータをライトする場合を察する。ポートｐｏｒｔ０の送信器Ｔｘはライトデータ駆動パルスＷＤＰが活性化するに従って、データをグローバルデータバスＧＩＯに伝送する。そして、バンクｂａｎｋ４の受信器ＲｘはライトデータキャプチャパルスＷＣＰが活性化するに従って、グローバルデータバスＧＩＯに載せられたデータをストローブする。このとき、他のブロックのデータ駆動パルスＲＤＰ、ＷＤＰ及びデータキャプチャパルスＲＣＰ、ＷＣＰは、何れも非活性化した状態である。
ところが、グローバルデータバスＧＩＯのデータを正確にキャプチャするためには、ライトデータ駆動パルスＷＤＰとライトデータキャプチャパルスＷＣＰの一定のタイミング条件を満たさなければならない。
図７は、前記図６の回路でポート-バンクライト動作を行う場合(最適な場合)のタイミング図である。
図７に示すように、外部からポート-バンクライトコマンドが印加されると、制御部ではライトコマンド信号ＷＴ及びポート/パイプレジスタデータ駆動信号ＤＰ<０>をクロックＣＬＫに同期させて生成し、該当四分面の周辺回路でライトデータ駆動パルスＷＤＰ<#>とライトデータキャプチャパルスＷＣＰ<#>を生成する。
このとき、ライトデータキャプチャパルスＷＣＰ<#>は、ライトデータ駆動パルスＷＤＰ<#>が活性化されてグローバルデータバスＧＩＯにデータを伝送した後、そのデータがライトされるバンクに到達してから活性化されなければならないし、ライトデータキャプチャパルスＷＣＰ<#>が非活性化される前にグローバルデータバスＧＩＯのデータをキャプチャしなければならない。すなわち、ライトデータ駆動パルスＷＤＰ<#>が活性化された時点からライトデータキャプチャパルスＷＣＰ<#>が活性化されるまでの遅延時間ｔＤは、データがポートからグローバルデータバスＧＩＯを介してバンクのトランスファラッチに伝送される時間よりも大きくなければならず、ライトデータ駆動パルスＷＤＰ<#>とライトデータキャプチャパルスＷＣＰ<#>とがオーバーラップする区間が広いほど有効データをキャプチャするのに有利である。
しかし、従来のマルチ-ポートメモリ素子では全てのデータドライビングパルスＲ/ＷＤＰ及びデータキャプチャパルスＲ/ＷＣＰを周辺回路で生成するため、実際にはデータが伝送される経路によってデータドライビングパルスＲ/ＷＤＰとデータキャプチャパルスＲ/ＷＣＰのタイミングが図８及び図９に示すように変わることができる。すなわち、データとデータストローブ信号との間のスキュー問題が引き起こされる。
図８は、前記図６の回路でポートｐｏｒｔ０-バンクｂａｎｋ６ライト動作を行う場合(最悪の場合)のタイミング図であり、図９は前記図６の回路でグローバルデータバス接続部ＰＲ＿Ｕ-バンクｂａｎｋ０ライト動作を行う場合(最悪の場合)のタイミング図である。
図８に示すように、ライトデータキャプチャパルスＷＣＰ<３>があまりにも速く活性化されている。すなわち、ライトデータ駆動パルスＷＤＰ<０>が活性化された時点からライトデータキャプチャパルスＷＣＰ<３>がアクティブになるまでの遅延時間ｔＤがあまりにも短い。この場合、データがポートｐｏｒｔ６からグローバルデータバスＧＩＯを介してバンクｂａｎｋ６のトランスファラッチに到達する前にデータをキャプチャするため、誤ったデータを認識することができる。
一方、図９に示すように、ライトデータキャプチャパルスＷＣＰ<０>があまり遅く活性化されている。すなわち、ライトデータ駆動パルスＷＤＰ<２>が活性化された時点からライトデータキャプチャパルスＷＣＰ<０>が活性化されるまでの遅延時間ｔＤがあまりにも長い。この場合、データがグローバルデータバス接続部ＰＲ＿ＵからグローバルデータバスＧＩＯを介してバンクｂａｎｋ０のトランスファラッチに到達する時間は十分確保することができるが、ライトデータキャプチャパルスＷＣＰ<０>が活性化されてからライトデータ駆動パルスＷＤＰ<２>が活性化状態を維持する区間があまりにも短くて有効データをキャプチャできるマージンが少なくなる。
大韓民国特願第２００３−９２３７５号（２００３年１２月１７日付で出願）
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、データ伝送経路によるデータとデータストローブ信号との間のスキューを防止できる同期式メモリ素子を提供することにある。
また、本発明はデータ伝送経路によるデータとデータストローブ信号との間のスキューを防止できる同期式マルチ-ポートメモリ素子を提供することに目的がある。
上記目的を達成するために、本発明に係る同期式メモリ素子は、グローバルデータバスと、前記グローバルデータバスにデータを伝達するための送信部と前記グローバルデータバスに載せられたデータを受信するための受信部を備える複数のデータ送受信ブロックと、各データ送受信ブロックに配置され、周辺回路から提供される内部信号に応答して該当データ送受信ブロックの送信部に対するデータ駆動パルスと他のデータ送受信ブロックの受信部に対するデータキャプチャパルスを生成するためのデータ駆動/キャプチャパルス生成手段と、前記複数のデータ送受信ブロック間の前記データキャプチャパルスを伝送するためのデータキャプチャパルスバスと、各データ送受信ブロックに配置され、前記周辺回路から提供される内部信号に応答して前記データキャプチャパルスバスに載せられた前記データキャプチャパルスを該当データ送受信ブロックの受信部に伝達するためのデータキャプチャパルス受信手段とを備えることを特徴とする。
更に本発明に係る同期式マルチ-ポートメモリ素子は、グローバルデータバスと、前記グローバルデータバスにデータを伝達するための送信部と前記グローバルデータバスに載せられたデータを受信するための受信部を備える複数のデータ送受信ブロックと、前記複数のデータ送受信ブロックは複数のポート、複数のバンク、そしてグローバルデータバス接続部を含み、各データ送受信ブロックに配置され、周辺回路から提供される内部信号に応答して該当データ送受信ブロックの送信部に対するデータ駆動パルスと他のデータ送受信ブロックの受信部に対するデータキャプチャパルスを生成するためのデータ駆動/キャプチャパルス生成手段と、前記複数のデータ送受信ブロック間の前記データキャプチャパルスを伝送するためのデータキャプチャパルスバスと、各データ送受信ブロックに配置され、前記周辺回路から提供される内部信号に応答して前記データキャプチャパルスバスに載せられた前記データキャプチャパルスを該当データ送受信ブロックの受信部に伝達するためのデータキャプチャパルス受信手段とを備えることを特徴とする。
好ましく、本発明は前記データキャプチャパルスバスに接続された少なくとも一つの両方向中継手段を更に備える。
好ましく、前記複数のポートと前記グローバルデータバス接続部に配置された前記データ駆動/キャプチャパルス生成手段は、ポート/グローバルデータバス接続部のデータ駆動信号を入力として該当ポートまたはグローバルデータバス接続部の前記送信部に対するライトデータ駆動パルスを生成し、前記ライトデータ駆動パルスに応答して他のデータ送受信ブロックの受信部に対する前記データキャプチャパルスを生成する。
好ましく、前記複数のバンクに配置された前記データ駆動/キャプチャパルス生成手段は、リードコマンド信号を入力として該当バンクの前記送信部に対するリードデータ駆動パルスを生成し、前記リードデータ駆動パルスに応答して他のデータ送受信ブロックの受信部に対する前記データキャプチャパルスを生成する。
好ましく、前記複数のポートと前記グローバルデータバス接続部に配置された前記データキャプチャパルス受信手段は、ポート/グローバルデータバス接続部のフラグ信号に応答して前記データキャプチャパルスバスに載せられた前記データキャプチャパルスを入力されて該当ポートまたはグローバルデータバス接続部の前記受信部に対するリードデータキャプチャパルスを生成する。
好ましく、前記複数のバンクに配置された前記データキャプチャパルス受信手段は、ライトコマンド信号に応答して前記データキャプチャパルスバスに載せられた前記データキャプチャパルスを入力されて該当バンクの前記受信部に対するライトデータキャプチャパルスを生成する。
好ましく、前記複数のポートと前記グローバルデータバス接続部に配置された前記データ駆動/キャプチャパルス生成手段は、ポート/グローバルデータバス接続部のデータ駆動信号を反転させるための第１インバータと、前記第１インバータの出力信号を遅延させるための遅延部と、前記遅延の出力信号を反転させるための第２インバータと、前記第１及び第２インバータの出力信号を入力とするＮＡＮＤゲートと、前記第２インバータの出力信号を入力とする第３インバータと、前記第３インバータの出力信号を入力として前記ライトデータ駆動パルスを出力するための第４インバータと、前記ライトデータ駆動パルスに応答して前記ＮＡＮＤゲートの出力信号を反転させ前記データキャプチャパルスを出力し、前記データキャプチャパルスバスを駆動するための３相ドライバを備える。
好ましく、前記複数のバンクに配置された前記データ駆動/キャプチャパルス生成手段は、リードコマンド信号を反転させるための第１インバータと、前記第１インバータの出力信号を遅延させるための遅延部と、前記遅延部の出力信号を反転させるための第２インバータと、前記第１及び第２インバータの出力信号を入力とするＮＡＮＤゲートと、前記第２インバータの出力信号を入力とする第３インバータと、前記第３インバータの出力信号を入力として前記リードデータ駆動パルスを出力するための第４インバータと、前記リードデータ駆動パルスに応答して前記ＮＡＮＤゲートの出力信号を反転させ前記データキャプチャパルスを出力し、前記データキャプチャパルスバスを駆動するための３相ドライバとを備える。
好ましく、前記複数のポートと前記グローバルデータバス接続部に配置された前記データキャプチャパルス受信手段は、クロック信号に同期されて前記ポート/グローバルデータバス接続部のフラグ信号をラッチするためのフリップフロップと、前記フリップフロップの出力信号と前記データキャプチャパルスを入力とするＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力信号を反転させて該当ポートまたはグローバルデータバス接続部の前記受信部に対する前記リードデータキャプチャパルスを出力するためのインバータとを備える。
好ましく、前記複数のバンクに配置された前記データキャプチャパルス受信手段は、クロック信号に同期されて前記ライトコマンド信号をラッチするためのフリップフロップと、前記フリップフロップの出力信号と前記データキャプチャパルスを入力とするＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力信号を反転させて該当バンクの前記受信部に対する前記ライトデータキャプチャパルスを出力するためのインバータとを備える。
データとデータストローブ信号との間のスキュー問題は、データ伝送経路と関係なくデータ駆動パルスとデータキャプチャパルスとを一つの周辺回路で生成することから生じる。本発明ではこのような位置依存性を除去するためにデータストローブ信号をデータとともに伝送する方式を導入した。データを駆動するブロックでデータをストローブするデータキャプチャパルスをデータとともに伝送すれば、データの送受信がどのブロック間に起きてもデータとデータキャプチャパルスが同じ遅延部を経るため、スキューの発生を防止できる。すなわち、本発明は従来の同期式ＤＲＡＭ外部で用いられるソース同期化方式をメモリの内部に導入したものであって、特に複数の独立したポートを備えた同期式マルチ-ポートメモリ素子への適用が期待される。
本発明は、データ伝送経路によるデータとデータストローブ信号との間のスキューを防止できる。すなわち、位置依存性が除去できる。よって、工程、温度、電圧の変化またはノイズなどに対する特性を強化し、より安定した動作特性を確保することができる。特に、データ伝送経路によるスキュー問題はメモリ容量の増加に伴い、その重要さが更に増していくと見られ、次世代メモリ製品やマルチ-ポートメモリ素子への適用がより有効となる。
以下、本発明の属する技術分野で通常の知識を有する者が本発明の技術的な思想を容易に実施できるように詳細に説明するため、本発明の好適な実施の形態を添付の図面を参照しながら説明する。
図１０は本発明の好適な一実施の形態による同期式マルチ-ポートメモリ素子の１四分面での１ビットデータに対する伝送構造を示す図面である。
図１０に示すように、本実施の形態による同期式マルチ-ポートメモリ素子の１四分面に備えられた各バンクｂａｎｋ０、ｂａｎｋ２、ｂａｎｋ４、ｂａｎｋ６と、各ポートｐｏｒｔ０、ｐｏｒｔ２、そしてグローバルデータバス接続部ＰＲ＿Ｕは各々１ビットデータに対してグローバルデータバスＧＩＯにデータを伝送するための送信器ＴｘとグローバルデータバスＧＩＯからデータを受信するための受信器Ｒｘとを備えている。すなわち、バンクにはバス接続部ＴＬの単位ブロックであるトランスファラッチが存在し、ポートにはデータ伝達部ＱＴＲＸの単位ブロックである送信器と受信器が存在し、グローバルデータバス接続部ＰＲ＿Ｕには送信及び受信機能をする単位ブロックの両方向パイプレジスタが存在する。
そして、本実施の形態による同期式マルチ-ポートメモリ素子の１四分面には、グローバルデータバスＧＩＯと、グローバルデータバスＧＩＯにデータを伝達するための送信器ＴｘとグローバルデータバスＧＩＯに載せられたデータを受信するための受信器Ｒｘを備える複数のデータ送受信ブロック(ポートｐｏｒｔ０、ｐｏｒｔ２、バンクｂａｎｋ０、ｂａｎｋ２、ｂａｎｋ４、ｂａｎｋ６、グローバルデータバス接続部ＰＲ＿Ｕ)と、各データ送受信ブロックに配置されて周辺回路から提供される内部信号ＤＰ<０:２>、ＲＤに応答して該当データ送受信ブロックの送信器Ｔｘに対するデータ駆動パルスＷＤＰ、ＲＤＰと他のデータ送受信ブロックの受信器Ｒｘに対するデータキャプチャパルスＣＰを生成するためのデータ駆動/キャプチャパルス生成器１００１、１００２、１００３、１００４、１００５、１００６、１００７と、複数のデータ送受信ブロック間の前記データキャプチャパルスを伝送するためのデータキャプチャパルスバス１０００と、各データ送受信ブロックに配置されて周辺回路から提供される内部信号ＰＲＦＧ<０:２>、ＷＴに応答して前記データキャプチャパルスバスに載せられた前記データキャプチャパルスを該当データ送受信ブロックの受信部に伝達するためのデータキャプチャパルス受信器１０１１、１０１２、１０１３、１０１４、１０１５、１０１６、１０１７とが備えられる。
また、データキャプチャパルスバス１０００には少なくとも一つの両方向中継器ＲＰＴを接続できる。
ここで、ポートｐｏｒｔ０、ｐｏｒｔ２とグローバルデータバス接続部ＰＲ＿Ｕに配置されたデータ駆動/キャプチャパルス生成器１００１、１００２、１００３は、ポート/グローバルデータバス接続部のデータ駆動信号ＤＰ<０:２>を入力として該当ポートまたはグローバルデータバス接続部の送信器Ｔｘに対するライトデータ駆動パルスＷＤＰを生成し、ライトデータ駆動パルスＲＤＰに応答してバンクｂａｎｋ０、ｂａｎｋ２、ｂａｎｋ４、ｂａｎｋ６の受信器Ｒｘに対するデータキャプチャパルスＣＰを生成する。
また、バンクｂａｎｋ０、ｂａｎｋ２、ｂａｎｋ４、ｂａｎｋ６に配置されたデータ駆動/キャプチャパルス生成器１００４、１００５、１００６、１００７は、リードコマンド信号ＲＤを入力として該当バンクの送信器Ｔｘに対するリードデータ駆動パルスＲＤＰを生成し、リードデータ駆動パルスＲＤＰに応答して他のデータ送受信ブロック(ポートまたはグローバルデータバス接続部)の受信器Ｒｘに対するデータキャプチャパルスＣＰを生成する。
一方、ポートｐｏｒｔ０、ｐｏｒｔ２とグローバルデータバス接続部ＰＲ＿Ｕに配置されたデータキャプチャパルス受信器１０１１、１０１２、１０１３は、ポート/グローバルデータバス接続部のフラグ信号ＰＲＦＧ<０:２>に応答してデータキャプチャパルスバス１０００に載せられたデータキャプチャパルスＣＰを入力されて該当ポートまたはグローバルデータバス接続部の受信器Ｒｘに対するリードデータキャプチャパルスＲＣＰを生成する。
また、バンクｂａｎｋ０、ｂａｎｋ２、ｂａｎｋ４、ｂａｎｋ６に配置されたデータキャプチャパルス受信器１０１４、１０１５、１０１６、１０１７は、ライトコマンド信号ＷＴに応答してデータキャプチャパルスバス１０００に載せられたデータキャプチャパルスＣＰを入力されて該当バンクの受信器Ｒｘに対するライトデータキャプチャパルスＷＣＰを生成する。
図１１は、前記図１０のデータ駆動/キャプチャパルス生成器１００１、１００２、１００３、１００４、１００５、１００６、１００７の回路構成を示す図面である。
図１１に示すように、データ駆動/キャプチャパルス生成器は、入力信号ＩＮを反転させるためのインバータＩＮＶ1と、インバータＩＮＶ1の出力信号ＩＮＢを遅延させるための遅延部Ｄ1と、遅延部Ｄ1の出力信号を反転させるためのインバータＩＮＶ２と、第１及び第２インバータＩＮＶ１、ＩＮＶ２の出力信号ＩＮＢ、ＩＮＤを入力とするＮＡＮＤゲートＮＤ１と、インバータＩＮＶ２の出力信号ＩＮＤを入力とするインバータＩＮＶ３と、インバータＩＮＶ３の出力信号を入力としてデータ駆動パルスＲ/ＷＤＰを出力するためのインバータＩＮＶ４と、データ駆動パルスＲ/ＷＤＰに応答してＮＡＮＤゲートＮＤ１の出力信号を反転させてデータキャプチャパルスＣＰを出力し、データキャプチャパルスバス１０００を駆動するための３相ドライバＴＳＤとを備える。
詳細に示す３相ドライバＴＳＤの回路は、極めて一般的な回路であるため、それに対する説明は省略する。ただ、ここでは３相ドライバＴＳＤのイネーブル信号ＥＮとしてデータ駆動パルスＲ/ＷＤＰを用いる。
図１２は、前記図１１に示すデータ駆動/キャプチャパルス生成器のタイミング図である。
図１１示すように、データ駆動/キャプチャパルス生成器は、入力信号ＩＮであるリードコマンド信号ＲＤまたはポート/グローバルデータバス接続部のデータ駆動信号ＤＰ<０:２>を遅延させてデータ駆動パルスＲ/ＷＤＰを生成し、入力信号ＩＮを用いて生成したパルスを３相ドライバＴＳＤを用いて反転させ、データキャプチャパルスＣＰを生成する。
このように３相ドライバＴＳＤを用いる理由は、複数のデータ送受信ブロックで同時にデータキャプチャパルスバス１０００を駆動すれば、レベルの衝突が生じるためである。すなわち、一つのデータ送受信ブロックでデータ駆動パルスＲ/ＷＤＰが活性化されると、残りのデータ送受信ブロックではデータ駆動パルスＲ/ＷＤＰがいずれも非活性化状態であるため、データ駆動パルスＲ/ＷＤＰを３相ドライバＴＳＤのイネーブル信号として用いれば、たった一つのデータ送受信ブロックでのみデータキャプチャパルスバス１０００を駆動するようになる。
周辺回路から提供される内部信号ＲＤ、ＤＰ<０:２>に応じて該当データ送受信ブロックの送信器Ｔｘに対するデータ駆動パルスＲ/ＷＤＰが活性化されると、一定時間の後に該当データ送受信ブロックの送信器ＴｘからグローバルデータバスＧＩＯにデータがロードされ、これとともに該当データ送受信ブロックで生成されたデータキャプチャパルスＣＰがデータキャプチャパルスバス１０００にロードされる。
図１３は、前記図１０のデータキャプチャパルス受信器１０１１、１０１２、１０１３、１０１４、１０１５、１０１６、１０１７の回路構成を示す図面である。
図１３に示すように、データキャプチャパルス受信器は、クロック信号ＣＬＫに同期されて入力信号ＩＮをラッチするためのＤフリップフロップＦ/Ｆと、ＤフリップフロップＦ/Ｆの出力信号ＣＰ＿ＥＮとデータキャプチャパルスＣＰを入力とするＮＡＮＤゲートＮＤ２と、ＮＡＮＤゲートＮＤ２の出力信号を反転させて該当データ送受信ブロックの受信器Ｒｘに対するデータキャプチャパルスＲ/ＷＣＰを出力するためのインバータＩＮＶ５とを備える。
図１４は、前記図１３に示すデータキャプチャパルス受信器のタイミング図である。
図１４に示すように、データキャプチャパルス受信器は、入力信号ＩＮであるポート/グローバルデータバス接続部のフラグ信号ＰＲＦＧ<０:２>またはライトコマンド信号ＷＴをクロック信号ＣＬＫに同期させてデータキャプチャパルスイネーブル信号ＣＰ＿ＥＮを生成し、データキャプチャパルスイネーブル信号ＣＰ＿ＥＮが活性化された区間でデータキャプチャパルスバス１０００からデータキャプチャパルスＣＰを入力されて、該当データ送受信ブロックの受信器Ｒｘに対するデータキャプチャパルスＲ/ＷＣＰとして用いる。データキャプチャパルスＲ/ＷＣＰは、該当データ送受信ブロックの受信器Ｒｘをイネーブルさせ、該当データ送受信ブロックでグローバルデータバスＧＩＯに載せられたデータをキャプチャできるようにする。
更に、図１０に示すように、データキャプチャパルスバス１０００の所々で両方向中継器ＲＰＴが接続されていることが確認できるが、このようにデータキャプチャパルスバス１０００に中継器を導入したのは、データキャプチャパルスバス１０００がグローバルデータバスＧＩＯと同様にチップ全体的に広範に配置された長いバスであるためであり、またデータキャプチャパルスＣＰはデータとともに両方向に伝送されるため、両方向中継器を用いる。
図１５は前記図１０の両方向中継器ＲＰＴの回路構成を示す図面であり、図１６は前記図１５に示す両方向中継器のタイミング図である。
図１５は複数のインバータＩＮＶ６、ＩＮＶ７、ＩＮＶ８と、ＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＮ１、ＭＮ２、ＭＮ３と、遅延部Ｄ２とで構成された一般の両方向中継器回路を示している。通常、ＭＯＳトランジスタＭＰ１とＭＮ１は、ＭＯＳトランジスタＭＰ３とＭＮ３に比べて、大きいサイズで具現される。
図１６に示すように、両方向中継器はデータキャプチャパルスＣＰの立ち上がりエッジでのみ動作して弱くなったデータキャプチャパルスＣＰを再駆動してデータ送受信ブロックで信号の歪みなく、正常なデータキャプチャパルスＣＰを受信できるようにする。
このような両方向中継器回路は、公知の回路であるため、その細部構成及び動作については、説明を省略する。
一方、以上の実施の形態では同期式マルチ-ポートメモリ素子の１四分面のみを例として示したが、他の四分面の構成は１四分面と同じであり、全てのポートですべてのバンクへのアクセスが可能(反対も可能)なマルチ-ポートメモリ素子の基本特性を考慮すると、データキャプチャパルスバス１０００は各四分面ごとに別途に存在するのではなく、チップ全体的に広範に配置される。
本発明の実施形態及び応用例は、以上説明した通りであるが、当業者にとって、上記したものより更に多くの変更が、ここにおける本発明の概念を逸脱することなく可能なことは明白である。
従って、本発明は、請求の範囲の精神をおいて限定されるものではない。
大韓民国特許出願第２００３-９２３７５号による２５６Ｍマルチ-ポートＤＲＡＭの構造を示す図面。 図１に示す２５６Ｍマルチ-ポートＤＲＡＭのカラム構成単位であるセグメントとトランスファバスＴＢの関係を説明するための図面。 図２に示す２５６Ｍマルチ-ポートＤＲＡＭのノーマルリード経路を示す図面。 図２に示す２５６Ｍマルチ-ポートＤＲＡＭのノーマルライト経路を示す図面。 図２に示す２５６Ｍマルチ-ポートＤＲＡＭのクロスリード経路を示す図面。 図２に示す２５６Ｍマルチ-ポートＤＲＡＭのクロスライト経路を示す図面。 図１に示す２５６Ｍマルチ-ポートＤＲＡＭの単位領域である１四分面を簡略化して示す図面。 図５に示す１四分面での１ビットデータに対する伝送構造を示す図面。 図６の回路でポート-バンクライト動作を行う場合(最適な場合）のタイミング図。 図６の回路でポートｐｏｒｔ０-バンクｂａｎｋ６ライト動作を行う場合(最悪の場合)のタイミング図。 図６の回路でグローバルデータバス接続部ＰＲ＿Ｕ-バンクｂａｎｋ０ライト動作を行う場合(最悪の場合)のタイミング図。 本発明の一実施の形態による同期式マルチ-ポートメモリ素子の１四分面での１ビットデータに対する伝送構造を示す図面。 図１０のデータ駆動/キャプチャパルス生成器の回路構成を示す図面。 図１１に示すデータ駆動/キャプチャパルス生成器のタイミング図。 図１０のデータキャプチャパルス受信器の回路構成を示す図面。 図１３に示すデータキャプチャパルス受信器のタイミング図。 図１０の両方向中継器の回路構成を示す図面。 図１５に示す両方向中継器のタイミング図。
符号の説明
１０００ データキャプチャパルスバス
１００１、１００２、１００３、１００４、１００５、１００６、１００７ データ駆動/キャプチャパルス生成器
１０１１、１０１２、１０１３、１０１４、１０１５、１０１６、１０１７
データキャプチャパルス受信器

Claims (12)

  1. グローバルデータバスと、
    前記グローバルデータバスにデータを伝達するための送信部と前記グローバルデータバスに載せられたデータを受信するための受信部を備える複数のデータ送受信ブロックと、
    各データ送受信ブロックに配置され、周辺回路から提供される内部信号に応答して該当データ送受信ブロックの送信部に対するデータ駆動パルスと他のデータ送受信ブロックの受信部に対するデータキャプチャパルスを生成するためのデータ駆動/キャプチャパルス生成手段と、
    前記複数のデータ送受信ブロック間の前記データキャプチャパルスを伝送するためのデータキャプチャパルスバスと、
    各データ送受信ブロックに配置され、前記周辺回路から提供される内部信号に応答して前記データキャプチャパルスバスに載せられた前記データキャプチャパルスを該当データ送受信ブロックの受信部に伝達するためのデータキャプチャパルス受信手段と
    を備える同期式メモリ素子。
  2. 前記データキャプチャパルスバスに接続された少なくとも一つの両方向中継手段を更に備えることを特徴とする請求項１に記載の同期式メモリ素子。
  3. グローバルデータバスと、
    前記グローバルデータバスにデータを伝達するための送信部と前記グローバルデータバスに載せられたデータを受信するための受信部を備える複数のデータ送受信ブロックと、
    前記複数のデータ送受信ブロックは複数のポート、複数のバンク、そしてグローバルデータバス接続部を含み、
    各データ送受信ブロックに配置され、周辺回路から提供される内部信号に応答して該当データ送受信ブロックの送信部に対するデータ駆動パルスと他のデータ送受信ブロックの受信部に対するデータキャプチャパルスを生成するためのデータ駆動/キャプチャパルス生成手段と、
    前記複数のデータ送受信ブロック間の前記データキャプチャパルスを伝送するためのデータキャプチャパルスバスと、
    各データ送受信ブロックに配置され、前記周辺回路から提供される内部信号に応答して前記データキャプチャパルスバスに載せられた前記データキャプチャパルスを該当データ送受信ブロックの受信部に伝達するためのデータキャプチャパルス受信手段と
    を備える同期式マルチ-ポートメモリ素子。
  4. 前記データキャプチャパルスバスに接続された少なくとも一つの両方向中継手段を更に備えることを特徴とする請求項２に記載の同期式マルチ-ポートメモリ素子。
  5. 前記複数のポートと前記グローバルデータバス接続部に配置された前記データ駆動/キャプチャパルス生成手段は、
    ポート/グローバルデータバス接続部のデータ駆動信号を入力として該当ポートまたはグローバルデータバス接続部の前記送信部に対するライトデータ駆動パルスを生成し、前記ライトデータ駆動パルスに応答して他のデータ送受信ブロックの受信部に対する前記データキャプチャパルスを生成することを特徴とする請求項４に記載の同期式マルチ-ポートメモリ素子。
  6. 前記複数のバンクに配置された前記データ駆動/キャプチャパルス生成手段は、
    リードコマンド信号を入力として該当バンクの前記送信部に対するリードデータ駆動パルスを生成し、前記リードデータ駆動パルスに応答して他のデータ送受信ブロックの受信部に対する前記データキャプチャパルスを生成することを特徴とする請求項４に記載の同期式マルチ-ポートメモリ素子。
  7. 前記複数のポートと前記グローバルデータバス接続部に配置された前記データキャプチャパルス受信手段は、
    ポート/グローバルデータバス接続部のフラグ信号に応答して前記データキャプチャパルスバスに載せられた前記データキャプチャパルスを入力されて、該当ポートまたはグローバルデータバス接続部の前記受信部に対するリードデータキャプチャパルスを生成することを特徴とする請求項４に記載の同期式マルチ-ポートメモリ素子。
  8. 前記複数のバンクに配置された前記データキャプチャパルス受信手段は、
    ライトコマンド信号に応答して前記データキャプチャパルスバスに載せられた前記データキャプチャパルスを入力されて、該当バンクの前記受信部に対するライトデータキャプチャパルスを生成することを特徴とする請求項４に記載の同期式マルチ-ポートメモリ素子。
  9. 前記複数のポートと前記グローバルデータバス接続部に配置された前記データ駆動/キャプチャパルス生成手段は、
    ポート/グローバルデータバス接続部のデータ駆動信号を反転させるための第１インバータと、
    前記第１インバータの出力信号を遅延させるための遅延部と、
    前記遅延部の出力信号を反転させるための第２インバータと、
    前記第１及び第２インバータの出力信号を入力とするＮＡＮＤゲートと、
    前記第２インバータの出力信号を入力とする第３インバータと、
    前記第３インバータの出力信号を入力として前記ライトデータ駆動パルスを出力するための第４インバータと、
    前記ライトデータ駆動パルスに応答して前記ＮＡＮＤゲートの出力信号を反転させて前記データキャプチャパルスを出力し、前記データキャプチャパルスバスを駆動するための３相ドライバと
    を備えることを特徴とする請求項５に記載の同期式マルチ-ポートメモリ素子。
  10. 前記複数のバンクに配置された前記データ駆動/キャプチャパルス生成手段は、
    リードコマンド信号を反転させるための第１インバータと、
    前記第１インバータの出力信号を遅延させるための遅延部と、
    前記遅延部の出力信号を反転させるための第２インバータと、
    前記第１及び第２インバータの出力信号を入力とするＮＡＮＤゲートと、
    前記第２インバータの出力信号を入力とする第３インバータと、
    前記第３インバータの出力信号を入力として前記リードデータ駆動パルスを出力するための第４インバータと、
    前記リードデータ駆動パルスに応答して前記ＮＡＮＤゲートの出力信号を反転させ前記データキャプチャパルスを出力し、前記データキャプチャパルスバスを駆動するための３相ドライバと
    を備えることを特徴とする請求項６に記載の同期式マルチ-ポートメモリ素子。
  11. 前記複数のポートと前記グローバルデータバス接続部に配置された前記データキャプチャパルス受信手段は、
    クロック信号に同期されて前記ポート/グローバルデータバス接続部のフラグ信号をラッチするためのフリップフロップと、
    前記フリップフロップの出力信号と前記データキャプチャパルスを入力とするＮＡＮＤゲートと、
    前記ＮＡＮＤゲートの出力信号を反転させて該当ポートまたはグローバルデータバス接続部の前記受信部に対する前記リードデータキャプチャパルスを出力するためのインバータと
    を備えることを特徴とする請求項７に記載の同期式マルチ-ポートメモリ素子。
  12. 前記複数のバンクに配置された前記データキャプチャパルス受信手段は、
    クロック信号に同期されて前記ライトコマンド信号をラッチするためのフリップフロップと、
    前記フリップフロップの出力信号と前記データキャプチャパルスを入力とするＮＡＮＤゲートと、
    前記ＮＡＮＤゲートの出力信号を反転させて該当バンクの前記受信部に対する前記ライトデータキャプチャパルスを出力するためのインバータと
    を備えることを特徴とする請求項８に記載の同期式マルチ-ポートメモリ素子。

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