KR100605571B1 - 멀티-포트 메모리 소자 - Google Patents

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Abstract

본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 멀티-포트 메모리 소자에 관한 것이며, 더 자세히는 멀티-포트 메모리 소자의 글로벌 데이터 버스에 대한 초기 전압 개선 기술에 관한 것이다. 본 발명은 로우 데이터 전송시 문제를 유발하지 않으면서, 전류 센싱 방식의 글로벌 데이터 버스 송수신 구조에서의 초기 동작시 첫 하이 데이터 페일 현상을 방지할 수 있는 멀티-포트 메모리 소자를 제공하는데 그 목적이 있다. 본 발명은 전류 센싱 방식의 데이터 송수신 구조를 구비하여 글로벌 데이터 버스와 데이터를 교환하는 데이터 송수신 블럭(뱅크, 포트, 글로벌 데이터 버스 연결부)을 구비하는 멀티-포트 메모리 소자에서, 글로벌 데이터 버스의 각 버스 라인을 방전시킬 수 있는 초기화용 스위치를 사용하고, 초기화용 스위치를 합리적으로 제어할 수 있도록 하는 초기화신호 생성회로를 제안한다. 전술한 바와 같이 초기 동작시 첫 하이 데이터 페일은 글로벌 데이터 버스의 높은 프리차지 레벨에 기인하는 것이다. 본 발명에서는 데이터 전송에 문제를 유발하지 않으면서 글로벌 데이터 버스의 높은 프리차지 레벨을 낮출 수 있다.
멀티-포트 메모리, 글로벌 데이터 버스, 전류 센싱 방식, 첫 하이 데이터 페일, 초기화

Description

멀티-포트 메모리 소자{MULTI-PORT MEMORY DEVICE}
도 1은 대한민국 특허출원 제2003-92375호에 따른 256M 멀티-포트 DRAM의 아키텍쳐를 나타낸 도면.
도 2는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 컬럼 구성 단위인 세그먼트와 트랜스퍼 버스(TB)의 관계를 설명하기 위한 도면.
도 3a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 리드 경로를 나타낸 도면.
도 3b는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 라이트 경로를 나타낸 도면.
도 4a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 리드 경로를 나타낸 도면.
도 4b는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 라이트 경로를 나타낸 도면.
도 5는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 데이터 전달구조를 나타낸 도면.
도 6은 상기 도 1에 도시된 256M 멀티-포트 DRAM의 글로벌 데이터 버스(GIO) 구조를 설명하기 위한 도면.
도 7은 상기 도 1에 도시된 256M 멀티-포트 DRAM에서의 워스트 리드 케이스 및 워스트 라이트 케이스를 나타낸 도면.
도 8은 대한민국 특허출원 제2003-94697호에 따른 데이터 전달부(QTRX)와 버스 연결부(TL)의 송신기 및 수신기의 회로 구성을 나타낸 도면.
도 9a는 상기 도 8에 도시된 회로의 정상적인 데이터 전송시의 타이밍 다이어그램.
도 9b는 상기 도 8에 도시된 회로의 비정상적인 데이터 전송시의 타이밍 다이어그램.
도 10은 상기 도 8에 도시된 회로의 신호 레벨을 나타낸 시뮬레이션 파형도.
도 11은 본 발명에 적용되는 글로벌 데이터 버스(GIO) 초기화 구조를 나타낸 도면.
도 12는 본 발명의 일 실시예에 따른 초기화신호 생성회로의 상세 구성도.
도 13은 상기 도 12의 뱅크액티브정보신호를 생성하기 위한 뱅크액티브정보신호 생성회로를 예시한 도면.
도 14는 상기 도 13의 뱅크액티브정보신호 생성회로의 타이밍 다이어그램.
도 15는 상기 도 12의 딜레이의 회로 구성을 예시한 도면.
도 16은 상기 도 12의 딜레이 회로의 타이밍 다이어그램.
도 17은 상기 도 12의 링 발진기의 회로 구성을 예시한 도면.
도 18은 상기 도 17의 링 발진기 회로의 타이밍 다이어그램.
도 19는 상기 도 12의 초기화신호 생성회로의 타이밍 다이어그램.
도 20은 본 발명의 다른 실시예에 따른 초기화신호 생성회로의 상세 구성도.
도 21은 상기 도 20의 초기화신호 생성회로의 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
GIO<0:511> : 글로벌 데이터 버스
PR : 글로벌 데이터 버스 연결부
init : 초기화신호
본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 멀티-포트 메모리 소자에 관한 것이며, 더 자세히는 멀티-포트 메모리 소자의 글로벌 데이터 버스에 대한 초기 전압 개선 기술에 관한 것이다.
RAM을 비롯한 대부분의 메모리 소자는 하나의 포트 - 하나의 포트에 다수의 입/출력핀 세트가 존재함 - 를 구비한다. 즉, 칩셋과의 데이터 교환을 위한 하나의 포트만을 구비하고 있다. 그러나, 최근에는 칩셋과 메모리의 기능 구분이 모호해지고 있으며, 칩셋과 메모리의 통합이 고려되고 있다. 이러한 추세에 비추어 주변의 그래픽 디바이스, CPU 등과 직접 데이터를 교환할 수 있는 멀티-포트 메모리 소자 가 요구되고 있다. 그런데, 이와 같은 멀티-포트 메모리 소자를 구현하기 위해서는 다수의 포트 중 어느 포트에서도 모든 메모리 셀에 대한 액세스가 가능해야 한다.
이에 본 발명의 출원인은 멀티-포트 메모리 소자의 아키텍쳐를 제안한 바 있다(2003년 12월 17일자 출원된 대한민국 특허출원 제2003-92375호 참조).
도 1은 대한민국 특허출원 제2003-92375호에 따른 256M 멀티-포트 DRAM의 아키텍쳐를 나타낸 도면이다.
도 1을 참조하면, 제안된 256M 멀티-포트 DRAM은, 각각 다수의 메모리 셀과 로우 디코더(RDEC)를 포함하며, 코어 영역을 4분할하고 있는 각 사분면에 일정 갯수만큼 로우 방향(도면에서는 좌우 방향)으로 배치된 다수의 뱅크(bank0∼bank15)와, 1, 3사분면과 2, 4사분면 사이에 코어 영역을 양분하도록 배치되어 인가된 커맨드, 어드레스 등을 이용하여 내부 커맨드 신호, 내부 어드레스 신호, 제어신호를 생성하여 메모리 소자를 이루는 각 구성 요소들의 동작을 중재하기 위한 중재부(100)와, 각 사분면의 가장자리에 배치되어 각각 다른 타겟 디바이스와 독립적인 통신을 수행하기 위한 다수의 포트(port0∼port7)와, 각 사분면에 대응하는 뱅크와 포트 사이에 로우 방향으로 배치되어 병렬 데이터 전송을 수행하기 위한 제1 내지 제4 글로벌 데이터 버스(GIO_LU, GIO_RU, GIO_LD, GIO_RD)와, 로우 방향으로 인접한 두 글로벌 데이터 버스 사이에 배치되어 두 글로벌 데이터 버스를 선택적으로 연결하기 위한 제1 및 제2 글로벌 데이터 버스 연결부(PR_U, PR_D)와, 각 뱅크의 컬럼 방향(도면에서는 상하 방향)으로 배치되어 뱅크 내부의 데이터 전송을 수행하기 위한 다수의 트랜스퍼 버스(TB)와, 컬럼 방향으로 인접한 두 뱅크 사이에 배치되어 두 뱅크 각각의 트랜스퍼 버스(TB)를 선택적으로 연결하기 위한 다수의 트랜스퍼 버스 연결부(TG)와, 각 뱅크와 해당 뱅크가 속한 사분면의 글로벌 데이터 버스 사이에 배치되어 각 트랜스퍼 버스(TB)와 해당 글로벌 데이터 버스 사이의 데이터 교환을 수행하기 위한 다수의 버스 연결부(TL)와, 각 포트와 그 포트가 속한 사분면의 글로벌 데이터 버스 사이에 배치되어 해당 포트와 글로벌 데이터 버스 사이의 데이터 송수신을 수행하기 위한 다수의 데이터 전달부(QTRX)를 구비한다.
이하, 상기와 같은 256M 멀티-포트 DRAM의 세부 구성을 살펴본다.
16개의 뱅크(bank0∼bank15) 각각은 16M(8k 로우×2k 컬럼)의 DRAM 셀과 로우 디코더(RDEC)를 포함하며, 각 뱅크 내부에는 통상의 DRAM 코어 영역에서 필수적인 비트라인 감지증폭기, 이퀄라이져 등의 코어 회로를 구비한다. 뱅크(bank0∼bank15)는 코어 영역을 4분할하고 있는 각 사분면에 4개씩 로우 방향으로 배치된다. 구체적으로, 코어 영역의 1사분면(좌측위)에는 뱅크0, 뱅크2, 뱅크4, 뱅크6가, 2사분면(우측위)에는 뱅크8, 뱅크10, 뱅크12, 뱅크14가, 3사분면(좌측아래)에는 뱅크1, 뱅크3, 뱅크5, 뱅크7이, 4사분면(우측아래)에는 뱅크9, 뱅크11, 뱅크13, 뱅크15가 각각 배치된다. 한편, 로우 디코더(RDEC)는 각 뱅크의 일측에 인접 뱅크의 로우 디코더(RDEC)와 짝을 이루도록 배치하는 것이 바람직하다. 그리고, 하나의 페이지(컬럼)는 4개의 세그먼트(각 세그먼트는 512 개의 셀로 이루어짐)로 구분된다.
또한, 중재부(100)는 패킷 형태로 전송된 커맨드, 어드레스 등을 이용하여 내부 활성화 커맨드 신호(ACT), 내부 비활성화 커맨드 신호(PCG), 내부 리드 커맨 드 신호(RD), 내부 라이트 커맨드 신호(WD) 등의 내부 커맨드 신호와, 활성화 어레이 어드레스(AAA), 비활성화 어레이 어드레스(PAA), 리드 어레이 어드레스(RAA), 라이트 어레이 어드레스(WAA), 로우 어드레스(RA), 리드 세그먼트 어드레스(RSA), 라이트 세그먼트 어드레스(WSA) 등의 내부 어드레스 신호와, 트랜스퍼 게이트 제어신호(TGC), 포트/파이프 레지스터 플래그 신호(PRFG), 포트/파이프 레지스터 데이터 구동신호(DP), DRAM 코어 테스트 모드 플래그 신호(DTM) 등의 제어신호를 생성하며, 메모리 소자를 이루는 각 구성 요소들의 동작을 중재하는 컨트롤 블럭이다.
또한, 포트(port0∼port7)는 각 사분면의 다이(die) 가장자리 부분(해당 사분면의 모든 뱅크가 공유하는 장축변 부분)에 각각 두개씩 배치된다. 구체적으로, 1사분면에는 port0, port2가, 2사분면에는 port4, port6이, 3사분면에는 port1, port3이, 4사분면에는 port5, port7이 각각 배치된다. 각 포트는 직렬 I/O 인터페이스를 지원하며, 각각 다른 타겟 디바이스(예컨대, 칩셋, 그래픽 칩 등)와 독립적인 통신을 수행한다. 한편, 포트(port0∼port7)가 직렬 입/출력 인터페이스를 지원하도록 하는 경우, 각 포트(port0∼port7)는 데이터, 어드레스, 커맨드 등에 대응하는 다수의 패드와, 패드에 전달된 송/수신 신호를 버퍼링하기 위한 패드 버퍼(리드 버퍼, 라이트 버퍼)와, 수신된 데이터를 디코딩하기 위한 디코더와, 송신할 데이터를 인코딩하기 위한 인코더와, 수신된 직렬 데이터를 병렬 데이터로 변환하고 송신할 병렬 데이터를 직렬 데이터로 변환하기 위한 데이터 변환기 등을 구비한다.
또한, 1사분면의 뱅크와 포트 사이에는 제1 글로벌 데이터 버스(GIO_LU)가, 2사분면에는 제2 글로벌 데이터 버스(GIO_RU)가, 3사분면에는 제3 글로벌 데이터 버스(GIO_LD)가, 4사분면에는 제4 글로벌 데이터 버스(GIO_RD)가 배치된다. 제1 내지 제4 글로벌 데이터 버스(GIO_LU, GIO_RU, GIO_LD, GIO_RD)는 각각 해당 사분면의 뱅크, 포트 및 글로벌 데이터 버스 연결부(PR_U, PR_D)와 접속되는 양방향 데이터 버스(512 비트)이다.
한편, 제1 글로벌 데이터 버스(GIO_LU)와 제2 글로벌 데이터 버스(GIO_RU)는 제1 글로벌 데이터 버스 연결부(PR_U)를 통해 연결될 수 있으며, 제3 글로벌 데이터 버스(GIO_LD)와 제4 글로벌 데이터 버스(GIO_RD)는 제2 글로벌 데이터 버스 연결부(PR_D)를 통해 연결될 수 있다. 제1 및 제2 글로벌 데이터 버스 연결부(PR_U, PR_D)는 글로벌 데이터 버스의 라인수(512 개)에 대응하는 양방향 파이프 레지스터를 구비한다.
또한, 트랜스퍼 버스(TB)는 각 뱅크의 비트라인 감지증폭기와 해당 뱅크에 대응하는 버스 연결부(TL)를 연결하는 로컬 데이터 버스이다. 트랜스퍼 버스(TB)의 라인수는 하나의 세그먼트에 해당하는 셀의 수(예컨대, 512 개)와 동일하며, 차동 버스로 구현된다.
또한, 트랜스퍼 버스 연결부(TG)는 트랜스퍼 버스(TB)의 라인수 만큼의 모스 트랜지스터로 구현할 수 있다. 트랜스퍼 버스(TB)가 차동 버스이므로, 하나의 트랜스퍼 버스 연결부(TG)는 총 512쌍의 모스 트랜지스터로 구현할 수 있다. 이러한 이유로 트랜스퍼 버스 연결부(TG)를 트랜스퍼 게이트로 칭하기로 한다.
또한, 버스 연결부(TL)는 512개의 트랜스퍼 래치가 1세트이고 총 16세트가 구비된다. 각 트랜스퍼 래치는 리드용 버스 연결회로(DRAM의 IO 감지증폭기에 해당 함)와 라이트용 버스 연결회로(DRAM의 라이트 드라이버에 해당함)로 구성된다. 여기서, 리드용 버스 연결회로는 트랜스퍼 버스(TB)에 실린 리드 데이터를 감지하여 래치하기 위한 리드 감지증폭기 및 래치된 데이터를 해당 뱅크가 속한 사분면의 글로벌 데이터 버스로 드라이빙하기 위한 리드 드라이버를 구비한다. 또한, 라이트용 버스 연결회로는 글로벌 데이터 버스에 실린 라이트 데이터를 감지하여 래치하기 위한 라이트 래치와, 트랜스퍼 버스(TB)로 라이트 데이터를 드라이빙하기 위한 라이트 드라이버를 구비한다.
또한, 데이터 전달부(QTRX)는 그에 대응하는 포트에 인가된 라이트 데이터를 글로벌 데이터 버스로 전달하기 위한 512개의 송신기(QTx)와 글로벌 데이터 버스로부터 인가된 리드 데이터를 수신하여 해당 포트로 전달하기 위한 512개의 수신기(QRx)를 구비한다.
이외에도 도시되지는 않았으나, 제안된 256M 멀티-포트 DRAM은 다이의 각 모서리 부분에 배치되며, 외부 전압을 인가 받아 내부 전압을 생성하기 위한 전압 생성기, 1사분면 및 2사분면에 대응하는 포트 사이 그리고 3사분면 및 4사분면에 대응하는 포트 사이에 배치된 테스트 로직, 다이의 가장자리에 배치된 클럭 패드를 비롯한 각종 패드 등을 더 구비한다.
또한, 각 사분면에는 중재부(100)로부터 뱅크에 이르는 커맨드 라인(ACT, PCG, RD, WD)과, 중재부(100)로부터 뱅크에 이르는 어드레스 라인(AAA<0:1>, PAA<0:1>, RAA<0:1>, WAA<0:1>, RA<0:12>, RSA<0:1>, WSA<0:1>)이 구비된다. 그리고, 중재부(100) 좌우측에는 각각 중재부(100)로부터 트랜스퍼 버스 연결부(TG)에 이르는 트랜스퍼 게이트 제어라인(TGC<0:3>)이 구비된다.
도 2는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 컬럼 구성 단위인 세그먼트와 트랜스퍼 버스(TB)의 관계를 설명하기 위한 도면이다.
도 2를 참조하면, 제안된 256M 멀티-포트 DRAM은 기존의 일반적인 DRAM과 같이 다수의 메모리 셀 어레이(200)와 비트라인 감지증폭기 어레이(210)를 구비한다. 하나의 메모리 셀 어레이(200)를 기준으로 보면, 한쌍의 트랜스퍼 버스(TB<0>, TBb<0>)는 메모리 셀 어레이(200) 상하부에 배치된 4개의 비트라인 감지증폭기(BLSA)와 연결된다(박스 A 참조). 이 4개의 비트라인 감지증폭기(BLSA)는 각각 다른 세그먼트 선택신호(SGS<0:3>) - 기존의 일반적인 DRAM의 컬럼선택신호(Yi)에 대응하는 신호임 - 에 제어 받는다. 따라서, 2k 컬럼의 경우, 하나의 로우와 하나의 세그먼트가 선택되면 동시에 512개의 셀이 선택되어 그에 대응하는 512 비트의 트랜스퍼 버스(TB<0:511>)와 데이터 교환이 이루어지게 된다.
한편, 1사분면의 각 뱅크에 대응하는 트랜스퍼 버스(TB)는 동일 컬럼축 상에 배치된 3사분면의 각 뱅크에 대응하는 트랜스퍼 버스(TB)와 트랜스퍼 게이트(TG)를 통해 연결될 수 있다(512개의 TG가 1세트로 구성되며, 총 8세트임). 즉, 트랜스퍼 게이트(TG)는 동일 컬럼축 상에 배치된 두 뱅크(이를 어레이라 정의함)에 대응하는 트랜스퍼 버스(TB) 사이에 배치되어 두 트랜스퍼 버스(TB)를 선택적으로 연결한다. 트랜스퍼 게이트(TG)를 제어하기 위한 제어신호(TGC)는 중재부(100)에서 생성된다.
이하, 상기와 같이 구성된 256M 멀티-포트 DRAM의 동작을 살펴본다.
도 3a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 리드 경로를 나타 낸 도면이며, 도 3b는 노말 라이트 경로를 나타낸 도면이다.
우선, 포트 port0를 통해 뱅크 bank0에 있는 특정 세그먼트의 데이터(512 비트)를 리드하는 경우를 가정한다.
도 3a를 참조하면, 포트 port0을 통해 리드 동작과 관련된 커맨드, 어드레스 등이 패킷 형태로 인가되면, 중재부(100)는 먼저 뱅크 bank0에 대한 내부 활성화 커맨드 신호(ACT), 활성화 어레이 어드레스(AAA) 및 로우 어드레스(RA)를 생성하여 특정 로우(워드라인, WL)를 활성화시키고, 이어서 뱅크 bank0에 대한 내부 리드 커맨드 신호(RD), 리드 어레이 어드레스(RAA) 및 리드 세그먼트 어드레스(RSA)를 생성한다. 이에 따라, 비트라인 감지증폭기(BLSA)는 리드 세그먼트 어드레스(RSA)에 대응하는 세그먼트의 512 비트 데이터를 감지증폭하여 트랜스퍼 버스(TB, TBb)로 구동한다. 한편, 뱅크 bank0의 버스 연결부(TL)는 뱅크 bank0의 트랜스퍼 버스(TB, TBb)에 실린 리드 데이터를 감지하여 제1 글로벌 데이터 버스(GIO_LU)로 데이터를 구동한다. 이어서, 제1 글로벌 데이터 버스(GIO_LU)에 전달된 리드 데이터는 포트 port0에 대응하는 데이터 전달부(QTRX)의 수신기(QRx)를 거쳐 포트 port0 내의 리드 버퍼에 저장되고, 리드 버퍼에 저장된 데이터는 일정단위의 패킷으로 변환되어 직렬 데이터 형태로 포트 port0와 연결된 타겟 디바이스에 전송된다. 이후, 중재부(100)는 내부 비활성화 커맨드 신호(PCG), 비활성화 어레이 어드레스(PAA)를 생성하여 해당 어레이의 로우를 비활성화시킨다. 이때, 해당 어레이의 트랜스퍼 버스 연결부(TG)는 스위치-오프 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb) 사이의 연결이 끊어지도록 한다. 미설명 도면 부호 'BL, BLb'는 비트라인 쌍, 'T'는 셀 트랜지스터, 'C'는 셀 캐패시터를 각각 나타낸 것이다.
다음으로, 포트 port0를 통해 뱅크 bank0에 있는 특정 세그먼트에 데이터(512 비트)를 라이트하는 경우를 가정한다.
도 3b를 참조하면, 포트 port0을 통해 라이트 동작과 관련된 커맨드, 어드레스, 데이터 등이 패킷 형태로 인가되면, 중재부(100)는 먼저 뱅크 bank0에 대한 내부 활성화 커맨드 신호(ACT), 활성화 어레이 어드레스(AAA) 및 로우 어드레스(RA)를 생성하여 특정 로우(워드라인, WL)를 활성화시키고, 이어서 뱅크 bank0에 대한 내부 라이트 커맨드 신호(WT), 라이트 어레이 어드레스(WAA) 및 라이트 세그먼트 어드레스(WSA)를 생성한다. 이때, 중재부(100)의 스케쥴링에 의해 포트 port0의 라이트 버퍼에 저장된 512 비트 데이터가 라이트 세그먼트 어드레스(WSA)에 대응하는 세그먼트(512 개의 메모리 셀)에 기록된다. 포트 port0에서 병렬 데이터로 변환된 데이터는 데이터 전달부(QTRX)의 송신기(QTx)를 거쳐 제1 글로벌 데이터 버스(GIO_LU)에 로딩되고, 뱅크 bank0의 버스 연결부(TL)를 통해 다시 뱅크 bank0의 트랜스퍼 버스(TB, TBb)로 구동되며, 뱅크 bank0의 트랜스퍼 버스(TB, TBb)에 로딩된 데이터는 라이트 세그먼트 어드레스(WSA)에 대응하는 비트라인 감지증폭기(BLSA)를 통해 512개의 메모리 셀에 저장된다. 이후, 중재부(100)는 내부 비활성화 커맨드 신호(PCG), 비활성화 어레이 어드레스(PAA)를 생성하여 해당 어레이의 로우를 비활성화시킨다.
도 4a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 리드 경로를 나 타낸 도면이며, 도 4b는 크로스 라이트 경로를 나타낸 도면이다.
우선, 포트 port1을 통해 뱅크 bank0에 있는 특정 세그먼트의 데이터(512 비트)를 리드하는 경우를 가정한다.
도 4a를 참조하면, 전반적인 동작은 전술한 노멀 리드시와 거의 유사하나, 해당 어레이의 트랜스퍼 버스 연결부(TG)가 스위치-온 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb)가 서로 연결되도록 하는 것이 다르다. 한편, 뱅크 bank1의 트랜스퍼 버스(TB, TBb)에 로딩된 데이터는 뱅크 bank1에 대응하는 버스 연결부(TL), 제3 글로벌 데이터 버스(GIO_LD), 포트 port1에 대응하는 데이터 전달부(QTRX), 포트 port1을 거쳐 타겟 디바이스로 전달된다.
다음으로, 포트 port1을 통해 뱅크 bank0에 있는 특정 세그먼트에 데이터(512 비트)를 라이트하는 경우를 가정한다.
도 4b를 참조하면, 전반적인 동작은 전술한 노멀 라이트시와 거의 유사하나, 역시 해당 어레이의 트랜스퍼 버스 연결부(TG)가 스위치-온 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb)가 서로 연결되도록 하는 것이 다르다. 이 경우, 포트 port1에 인가된 데이터는 포트 port1에 대응하는 데이터 전달부(QTRX), 제3 글로벌 데이터 버스(GIO_LD), 뱅크 bank1에 대응하는 버스 연결부(TL)를 거쳐 뱅크 bank0의 트랜스퍼 버스(TB, TBb)로 로딩되며, 이후의 과정은 전술한 노멀 라이트시와 동일하다.
한편, 제1 글로벌 데이터 버스(GIO_LU)와 제2 글로벌 데이터 버스(GIO_RU) 사이에 데이터 교환이 필요한 경우에는 제1 글로벌 데이터 버스 연결부(PR_U)를 통해 두 글로벌 데이터 버스를 연결하고, 제3 글로벌 데이터 버스(GIO_LD)와 제4 글로벌 데이터 버스(GIO_RD) 사이에 데이터 교환이 필요한 경우에는 제2 글로벌 데이터 버스 연결부(PR_D)를 통해 두 글로벌 데이터 버스를 연결하면 된다.
전술한 바와 같이 제안된 멀티-포트 DRAM은 모든 포트(port0∼port7)에서 모든 세그먼트를 액세스할 수 있으며, 다수의 포트를 통해 독립적인 액세스가 가능하기 때문에 - 글로벌 데이터 버스가 중복 사용되지 않는 범위에서 - 동시에 멀티 액세스가 가능하다. 또한, 새로운 아키텍쳐의 적용을 통해 코어 영역의 각 사분면에서 512 비트의 데이터를 병렬로 처리할 수 있으며, 포트에서는 직렬로 데이터를 입/출력할 수 있다. 따라서, 레이아웃 면적 증가를 최소화하고, 패키징이 용이하며, 데이터 버스에서의 데이터 선로간 스큐 문제를 유발하지 않으면서 밴드폭을 크게 증가시킬 수 있다.
도 5는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 데이터 전달구조를 나타낸 도면이다.
도 5를 참조하면, 멀티-포트 DRAM은 입/출력 인터페이스인 포트와 메모리 셀 블럭인 뱅크 사이에는 서로 데이터를 교환할 수 있는 글로벌 데이터 버스(GIO)가 존재한다. 또한, 글로벌 데이터 버스(GIO)와 포트 간의 데이터 송수신을 위해 데이터 전달부(QTRX)가 존재하며, 글로벌 데이터 버스(GIO)와 뱅크 간의 데이터 송수신을 위해 버스 연결부(TL)가 존재한다.
도 6은 상기 도 1에 도시된 256M 멀티-포트 DRAM의 글로벌 데이터 버스(GIO) 구조를 설명하기 위한 도면이다.
도 6을 참조하면, 전체 칩은 각각이 독립적인 DRAM과 같이 동작 가능한 4개의 사분면(Quarter_lu, Quarter_ru, Quarter_ld, Quarter_rd)을 가지고 있으며, 각 사분면(Quarter_lu, Quarter_ru, Quarter_ld, Quarter_rd)의 구성은 동일하다. 1사분면(Quarter_lu)의 예를 들어 설명하면, 글로벌 데이터 버스(GIO)에는 4개의 뱅크와 2개의 포트, 그리고 글로벌 데이터 버스 연결부(PR_U)가 연결된다. 즉, 하나의 줄기에 7개의 가지가 연결된 형상을 이루고 있다. 이처럼 하나의 글로벌 데이터 버스(GIO)를 여러 곳에서 공유하는 경우, 글로벌 데이터 버스(GIO)의 로딩이 커지는 문제와 데이터 간섭 문제 등이 발생할 수 있다.
도 7은 상기 도 1에 도시된 256M 멀티-포트 DRAM에서의 워스트 리드 케이스 및 워스트 라이트 케이스를 나타낸 도면이다.
도 7을 참조하면, 하나의 글로벌 데이터 버스(GIO)는 512개의 버스 라인을 구비하며, 가로 방향 배선과 세로 방향 배선이 존재한다. 통상의 실리콘 프로세스에서 세로 방향 배선은 제1 금속배선으로 구현하고 가로 방향 배선은 제2 금속배선으로 구현한다. 이처럼 계층적인 금속배선 구조를 사용하는 이유는 배선을 보다 용이하게 하기 위한 것으로, 통상 제2 금속배선 보다 하부에 위치한 제1 금속배선의 저항값이 더 크다. 그런데, 도시된 바와 같이 세로 방향 배선(제1 금속배선)의 길이 버스 라인별로 큰 차이를 보이게 된다. 이는 경우에 따라 각 버스 라인의 로딩값이 다르게 나타나는 결과를 초래하게 된다.
이러한 각 버스 라인별 로딩값의 차이와 함께 데이터 전송 경로에 따른 로딩 값의 차이가 나타날 수 있다. 예컨대, 포트 port0와 뱅크 bank6 사이에 리드 또는 라이트가 일어날 때 데이터 전송 경로가 가장 길게 나타나기 때문에 글로벌 데이터 버스(GIO)의 로딩 또한 가장 크게 나타나게 된다. 그러나, 이는 글로벌 데이터 버스(GIO)의 라인 배치를 어떠한 방식으로 하느냐에 따라 달라질 수 있으며, 포트 port0와 뱅크 bank6 간의 데이터 전송이 항상 워스트한 케이스로 볼 수는 없다.
전술한 바와 같이 제안된 멀티-포트 DRAM은 512 비트에 이르는 광폭의 글로벌 데이터 버스(GIO)를 구비하고 있다. 기존에 제안된 가장 밴드폭이 큰 DRAM(DDR2)의 글로벌 데이터 버스가 64개의 버스 라인을 갖고 있는 것에 비하면 버스 라인의 수가 매우 많음을 알 수 있다.
글로벌 데이터 버스의 라인수가 64개 이하인 경우에는 버스를 통해 전달되는 데이터가 코어 전압(Vcc) 레벨로 풀 스윙하더라도 그 전류 소모량이 그다지 큰 문제가 되질 않았으나, 글로벌 데이터 버스의 라인수가 64개 보다 늘어나게 되면, 즉 128, 256, 512개 등으로 늘어나면 데이터 전송에 많은 전류가 소모되어 전력 문제를 야기하게 된다.
이러한 광폭의 글로벌 데이터 버스에서의 전력 문제를 해결하기 위하여 본 발명의 출원인은 기존의 전압 드라이빙 방식이 아닌 전류 센싱 방식을 사용하는 글로벌 데이터 버스 송/수신 구조를 제안한 바 있다(2003년 12월 22일자 출원된 대한민국 특허출원 제2003-94697호 참조).
도 8은 대한민국 특허출원 제2003-94697호에 따른 데이터 전달부(QTRX)와 버스 연결부(TL)의 송신기 및 수신기의 회로 구성을 나타낸 도면이다.
도 8을 참조하면, 버스 연결부(TL)의 송신기(TX)는 글로벌 데이터 버스(GIO)와 접지전압단(vss) 사이에 차례로 연결되며, 각각 데이터 신호(TX1) 및 데이터 구동펄스(DP1)를 게이트 입력으로 하는 NMOS 트랜지스터 N5, N6를 구비한다.
그리고, 버스 연결부(TL)의 수신기(RX)는 소오스가 전원전압단(VDD)에 접속되며 드레인과 게이트가 다이오드 접속된 PMOS 트랜지스터(P1)와, 소오스가 전원전압단(VDD)에 접속되며 드레인이 출력 노드에 접속된 PMOS 트랜지스터(P2)와, 소오스가 PMOS 트랜지스터(P1)의 드레인에 접속되고, 드레인이 글로벌 데이터 버스(GIO)에 접속되며 게이트로 기준전압(VR)을 인가받는 NMOS 트랜지스터(N1)와, 소오스가 PMOS 트랜지스터(P2)의 드레인(출력 노드)에 접속되며 게이트로 기준전압(VR)을 인가 받는 NMOS 트랜지스터(N2)와, 소오스가 NMOS 트랜지스터(N2)의 드레인에 접속되고 드레인이 접지전압단(vss)에 접속되며, 게이트로 데이터 평가신호(EVAL1)를 인가받는 NMOS 트랜지스터(N9)를 구비한다.
한편, 데이터 전달부(QTRX)의 송신기(QTX)는 글로벌 데이터 버스(GIO)와 접지전압단(vss) 사이에 차례로 연결되며, 각각 데이터 신호(TX2) 및 데이터 구동펄스(DP2)를 게이트 입력으로 하는 NMOS 트랜지스터 N7, N8를 구비한다.
그리고, 데이터 전달부(QTRX)의 수신기(QRX)는 소오스가 전원전압단(VDD)에 접속되며 드레인과 게이트가 다이오드 접속된 PMOS 트랜지스터(P3)와, 소오스가 전원전압단(VDD)에 접속되며 드레인이 출력 노드에 접속된 PMOS 트랜지스터(P4)와, 소오스가 PMOS 트랜지스터(P3)의 드레인에 접속되고, 드레인이 글로벌 데이터 버스(GIO)에 접속되며 게이트로 기준전압(VR)을 인가받는 NMOS 트랜지스터(N3)와, 소오스가 PMOS 트랜지스터(P4)의 드레인(출력 노드)에 접속되며 게이트로 기준전압(VR)을 인가 받는 NMOS 트랜지스터(N4)와, 소오스가 NMOS 트랜지스터(N4)의 드레인에 접속되고 드레인이 접지전압단(vss)에 접속되며, 게이트로 데이터 평가신호(EVAL2)를 인가받는 NMOS 트랜지스터(N10)를 구비한다.
한편, 글로벌 데이터 버스(GIO)는 실제로는 긴 금속배선으로 구현하는데, 이는 등가적인 저항(R)과 캐패시터(C)로 모델링할 수 있다.
글로벌 데이터 버스(GIO)를 통한 버스 연결부(TL)의 송신기(TX)와 데이터 전달부(QTRX)의 수신기(QRX) 사이의 데이터 전송을 리드(RD)라 하며, 글로벌 데이터 버스(GIO)를 통한 데이터 전달부(QTRX) 송신기(QTX)와 버스 연결부(TL)의 수신기(RX) 사이의 데이터 전송을 라이트(WT)라 한다.
이러한 데이터 전송 구조는 기본적으로 송신기(TX, QTX)에서 전송할 데이터 신호(TX1, TX2)의 상태에 따라서 글로벌 데이터 버스(GIO)를 충전 또는 방전하고 수신기(RX, QRX)에서 글로벌 데이터 버스(GIO)의 상태를 감지하는 방식이다.
도 9a는 상기 도 8에 도시된 회로의 정상적인 데이터 전송시의 타이밍 다이어그램이다.
이하, 도 9a를 참조하여 버스 연결부(TL)의 송신기(TX)와 데이터 전달부(QTRX)의 수신기(QRX) 사이의 데이터 전송 즉, 리드(RD) 동작시를 예로 들어 상기 도 8에 도시된 회로의 동작을 설명한다.
데이터 구동펄스(DP1)는 리드 동작시 클럭에 동기되어 논리레벨 하이로 활성화되어 뱅크로부터 출력된 데이터가 글로벌 데이터 버스(GIO)에 실리도록 하는 신 호이며, 데이터 평가신호(EVAL2)는 데이터 구동펄스(DP1)가 논리레벨 하이로 활성화된 시점으로부터 일정시간(글로벌 데이터 버스(GIO)의 충/방전이 어느 정도 이루어질 수 있는 마진) 이후에 논리레벨 하이로 활성화되어 글로벌 데이터 버스(GIO)에 실린 데이터를 평가하는 신호이다.
먼저, 버스 연결부(TL)의 송신기(TX)에 입력되는 데이터 신호(TX1) 및 데이터 구동펄스(DP1)가 각각 논리레벨 하이이면, NMOS 트랜지스터 N5 및 N6가 턴온되어 글로벌 데이터 버스(GIO)가 방전된다. 이때, 데이터 전달부(QTRX)의 수신기(QRX)의 노드 A2의 전위가 VDD-Vtp(PMOS 트랜지스터의 문턱전압) 이하로 떨어지고, 이에 따라 PMOS 트랜지스터 P3, P4가 턴온되어 데이터 전달부(QTRX)의 수신기(QRX)의 출력신호 DATA2는 논리레벨 하이가 된다. 즉, 논리레벨 하이의 데이터가 글로벌 데이터 버스(GIO)를 통해 제대로 전달됨을 알 수 있다.
다음으로, 데이터 신호(TX1)가 논리레벨 로우이고, 데이터 구동펄스(DP1)가 논리레벨 하이이면 글로벌 데이터 버스(GIO)가 충전된 상태를 유지하므로, 데이터 전달부(QTRX)의 수신기(QRX)의 노드 A2가 방전되지 않게 되고, 이에 따라 PMOS 트랜지스터(P4)가 출력단을 강하게 논리레벨 하이로 구동하지 못하게 된다. 이러한 상태에서 데이터 평가신호(EVAL2)가 논리레벨 하이가 되면 NMOS 트랜지스터 N10이 턴온되어 출력단이 방전되고, 데이터 전달부(QTRX)의 수신기(QRX)의 출력신호 DATA2는 논리레벨 로우가 된다. 즉, 논리레벨 로우의 데이터가 글로벌 데이터 버스(GIO)를 통해 제대로 전달됨을 알 수 있다.
도 9a에 도시된 바에 따르면, 데이터 구동펄스(DP1)의 하이 구간이 4번 있는 데, 이는 4번의 데이터 전송이 이루어짐을 의미한다. 즉, 2번은 하이 데이터를 다음 2번은 로우 데이터를 전송함을 의미한다.
그런데, 하이 데이터를 전송할 때, PMOS 트랜지스터 P4가 NMOS 트랜지스터 N10에 비해 사이즈가 크기 때문에 정상적인 경우라면 데이터 평가신호(EVAL2)가 논리레벨 하이가 되더라도 출력신호 DATA2가 논리레벨 로우로 떨어지지는 않지만 약간의 출렁임(fluctuation) 현상을 겪게 된다.
그런데, 도 9b에 도시된 바와 같이 초기 동작시 이러한 출렁임 현상이 노이즈로 작용하여 첫 하이 데이터를 잘못 인식하는 현상이 일어날 수 있다.
이러한 첫 하이 데이터 페일이 일어나는 원리를 도 10에 도시하였다.
도 10을 참조하면, 우선 리드 또는 라이트 동작이 없이 충분한 시간(수 ㎲ 정도)이 유지되면 글로벌 데이터 버스(GIO)가 충전(해당 GIO에 연결된 데이터 송수신 블럭(포트, 뱅크, 글로벌 데이터 버스 연결부에서 GIO에 전류를 공급함)되어 그 전위가 계속해서 상승하다가 어느 정도의 전위에 이르면 더 이상 충전이 이루어지지 않고 그 전위 레벨에서 머물게 된다. 이하, 이러한 글로벌 데이터 버스(GIO)의 프리차지 전위 레벨을 포화된 GIO 레벨이라 칭하기로 한다.
다시 도 8을 참조하면, 버스 연결부(TL)의 수신기(RX) 및 데이터 전달부(QTRX)의 수신기(QRX)에는 게이트로 기준전압(VR)을 인가받는 NMOS 트랜지스터 N1, N2 및 N3, N4가 존재한다. 이들은 기준전압(VR)에 따라 저항값이 변화하는 액티브 로드로서, 글로벌 데이터 버스(GIO)에 흐르는 전류량을 조절하는 역할을 수행한다.
따라서, 전술한 포화된 GIO 레벨은 기준전압(VR)에 의해 결정된다. 즉, 글로벌 데이터 버스(GIO)에 충전되는 전하는 결국 수신기(RX, QRX) 쪽에서 제공되는 것인데, 기준전압(VR)을 게이트 입력으로 하는 NMOS 트랜지스터 N1 및 N3의 상태에 따라 글로벌 데이터 버스(GIO)에 대한 충전 여부 및 속도가 결정된다. 기준전압(VR)을 게이트 입력으로 하는 NMOS 트랜지스터 N1 및 N3는 글로벌 데이터 버스(GIO)가 방전되었을 때 강하게 턴온되었다가 글로벌 데이터 버스(GIO)가 충전되어 VR-Vtn(NMOS 트랜지스터의 문턱저항) 이상의 전위까지 상승하게 되면 턴오프 되어 더이상 글로벌 데이터 버스(GIO)에 전하를 제공하지 않는다. 따라서, 기준전압(VR)이 증가하면 포화된 GIO 레벨도 증가하게 되고, 기준전압(VR)이 감소하면 포화된 GIO 레벨도 감소하게 된다.
리드 동작을 예로 들어 설명하면, 이러한 포화된 GIO 레벨이 데이터 구동펄스(DP1)의 논리레벨 하이 구간(H) 동안 하이 상태의 데이터신호(TX1)에 대한 글로벌 데이터 버스(GIO)의 방전 동작시 첫 하이 데이터와 그 이후의 하이 데이터를 판별하는데 차이점을 가져온다. 즉, 첫 하이 데이터의 경우 글로벌 데이터 버스(GIO)의 방전 시작점이 포화된 GIO 레벨이고, 이후의 하이 데이터의 경우에는 글로벌 데이터 버스(GIO)의 방전 시작점이 포화된 GIO 레벨 보다 낮기 때문에 첫번째 하이 데이터에 비해 방전 조건이 양호하다. 이는 데이터 판별신호(EVAL2)가 논리레벨 하이로 활성화되는 시점에서 첫번째 하이 데이터의 경우(A)와 두번째 하이 데이터의 경우(B)의 글로벌 데이터 버스(GIO)의 레벨이 서로 다른 것을 통해서도 확인할 수 있다. 즉, 첫번째 하이 데이터 판별시에는 글로벌 데이터 버스(GIO)가 충분한 방전 이 되지 않은 상태이므로 데이터 전달부(QTRX)의 수신기(QRX) 쪽에서 이를 로우 데이터로 판별할 가능성이 높다.
이러한 첫 하이 데이터 페일 문제는 글로벌 데이터 버스(GIO)의 로딩이 커질수록 심각해지는데, 글로벌 데이터 버스(GIO)의 방전에 소요되는 시간이 글로벌 데이터 버스(GIO)의 로딩에 비례하여 증가하기 때문이다. 전술한 바와 같이 멀티-포트 DRAM에서 사용하는 글로벌 데이터 버스(GIO)의 구조는 하나의 글로벌 데이터 버스(GIO)를 다수의 데이터 송수신 블럭(예컨대, 4개의 뱅크, 2개의 포트, 1개의 글로벌 데이터 버스 연결부(PR))가 공유하는 구조이므로, 데이터 전송경로에 따라 글로벌 데이터 버스(GIO)의 로딩이 증가하기 쉽고, 또한 글로벌 데이터 버스(GIO)의 버스 라인의 배선을 어떻게 설계했는가에 따라서도 글로벌 데이터 버스(GIO)의 로딩이 민감하게 변화하는 구조이기 때문에 첫 하이 데이터 페일 문제는 더욱 심각하다고 볼 수 있다.
한편, 기준전압(VR)의 레벨을 낮추면 글로벌 데이터 버스(GIO)가 충전되는데 걸리는 시간이 증가하기 때문에 기준전압(VR)의 레벨을 낮추면 첫 하이 데이터 페일을 어느 정도 줄일 수 있는 반면, 로우 데이터를 전송할 때 문제가 발생하게 된다.
따라서, 첫 하이 데이터 페일을 방지하기 위하여 기준전압(VR)의 레벨을 조절하는 방법은 적절하지 않으며, 다른 방식으로 글로벌 데이터 버스(GIO)의 프리차지 레벨을 조절하는 스킴이 필요하다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 로우 데이터 전송시 문제를 유발하지 않으면서, 전류 센싱 방식의 글로벌 데이터 버스 송수신 구조에서의 초기 동작시 첫 하이 데이터 페일 현상을 방지할 수 있는 멀티-포트 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 버스 라인을 구비하는 글로벌 데이터 버스; 상기 글로벌 데이터 버스와 데이터를 교환하기 위한 전류 센싱 방식의 송/수신기를 구비하는 다수의 데이터 송수신 블럭 - 다수의 뱅크 및 포트를 포함함 - ; 초기화신호에 응답하여 상기 글로벌 데이터 버스의 각 버스 라인을 방전시키기 위한 다수의 스위칭수단; 및 상기 초기화신호를 생성하기 위한 초기화신호 생성수단을 구비하는 멀티-포트 메모리 소자가 제공된다.
바람직하게, 상기 초기화신호 생성수단은, 해당 글로벌 데이터 버스와 데이터를 교환할 수 있는 모든 뱅크의 액티브 구간을 정의하는 뱅크액티브정보신호에 응답하여 뱅크액티브정보펄스를 생성하기 위한 펄스생성부; 상기 뱅크액티브정보펄스를 입력 받아 상기 뱅크액티브정보펄스의 활성화 이후 일정 시간동안 상기 뱅크액티브정보펄스의 활성화를 무시하기 위한 뱅크액티브무시신호를 생성하기 위한 구간신호 생성부; 및 파워업신호, 상기 뱅크액티브정보펄스, 상기 뱅크액티브무시신 호에 응답하여 초기화신호를 생성하기 위한 논리조합부를 구비한다.
바람직하게, 해당 글로벌 데이터 버스와 데이터를 교환할 수 있는 모든 뱅크의 액티브 구간을 정의하는 뱅크액티브정보신호에 응답하여 뱅크액티브정보펄스를 생성하기 위한 펄스생성부; 상기 뱅크액티브정보펄스 및 파워업신호에 응답하여 초기 동작시 초기화신호의 활성화를 제어하기 위한 초기제어신호 및 발진인에이블신호를 출력하기 위한 펄스 가공부; 상기 발진인에이블신호에 응답하여 주기적으로 활성화되는 주기펄스를 생성하기 위한 주기펄스 생성부; 및 상기 뱅크액티브정보신호, 상기 뱅크액티브정보펄스, 상기 파워업신호, 상기 주기펄스, 상기 초기제어신호에 응답하여 상기 초기화신호를 생성하기 위한 논리조합부를 구비한다.
본 발명은 전류 센싱 방식의 데이터 송수신 구조를 구비하여 글로벌 데이터 버스와 데이터를 교환하는 데이터 송수신 블럭(뱅크, 포트, 글로벌 데이터 버스 연결부)을 구비하는 멀티-포트 메모리 소자에서, 글로벌 데이터 버스의 각 버스 라인을 방전시킬 수 있는 초기화용 스위치를 사용하고, 초기화용 스위치를 합리적으로 제어할 수 있도록 하는 초기화신호 생성회로를 제안한다. 전술한 바와 같이 초기 동작시 첫 하이 데이터 페일은 글로벌 데이터 버스의 높은 프리차지 레벨에 기인하는 것이다. 본 발명에서는 데이터 전송에 문제를 유발하지 않으면서 글로벌 데이터 버스의 높은 프리차지 레벨을 낮출 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기 로 한다.
도 11은 본 발명에 적용되는 글로벌 데이터 버스(GIO) 초기화 구조를 나타낸 도면이다.
도 11을 참조하면, 본 발명이 적용된 멀티-포트 메모리 소자는 512비트의 글로벌 데이터 버스(GIO<0:511>) 각각의 버스 라인마다 초기화를 위한 트랜지스터를 구비한다. 도면에서는 초기화신호(init)를 하이 액티브 신호로 가정하고 NMOS 트랜지스터를 사용하는 경우를 예시하였으나, 경우에 따라 다른 종류의 트랜지스터를 사용할 수 있다.
또한, 모든 트랜지스터는 접지전압단에 접속되어 초기화신호(init)가 활성화된 경우에 글로벌 데이터 버스(GIO<0:511>)의 각각 버스 라인을 방전시키게 된다. 그리고, 초기화신호(init)는 모든 트랜지스터에 대해 하나의 공통 라인으로 묶어서 인가한다.
한편, 도면에서는 글로벌 데이터 버스(GIO<0:511>)에 글로벌 데이터 버스 연결부(PR) 만이 접속되는 경우를 예시하고 있으나, 상기 도 1에 도시된 바와 같이 다수의 뱅크 및 포트가 글로벌 데이터 버스(GIO<0:511>)에 접속된다.
이하에서는 상기 트랜지스터들을 합리적으로 제어하기 위한 초기화신호(init) 생성회로의 실시예를 제시하기로 한다.
도 12는 본 발명의 일 실시예에 따른 초기화신호 생성회로의 상세 구성도이다.
도 12를 참조하면, 본 실시예에 따른 초기화신호 생성회로는, 해당 글로벌 데이터 버스와 데이터를 교환할 수 있는 모든 뱅크의 액티브 구간을 정의하는 뱅크액티브정보신호(QASUM)에 응답하여 뱅크액티브정보펄스(QASUM_P)를 생성하기 위한 펄스생성부(1200)와, 뱅크액티브정보펄스(QASUM_P)를 입력 받아 뱅크액티브정보펄스(QASUM_P)의 활성화 이후 일정 시간동안 뱅크액티브정보펄스(QASUM_P)의 활성화를 무시하기 위한 뱅크액티브무시신호(ACCEPTb)를 생성하기 위한 구간신호 생성부(1210)와, 파워업신호(PWRUP), 뱅크액티브정보펄스(QASUM_P), 뱅크액티브무시신호(ACCEPTb)에 응답하여 초기화신호(init)를 생성하기 위한 논리조합부(1220)를 구비한다.
여기서, 펄스생성부(1200)는, 뱅크액티브정보신호(QASUM)를 입력으로 하는 딜레이(630)와, 딜레이(630)의 출력신호를 입력으로 하는 인버터(INV14)와, 인버터(INV14)의 출력신호와 뱅크액티브정보신호(QASUM)를 입력으로 하는 낸드게이트(ND11)와, 낸드게이트(ND11)의 출력신호를 입력으로 하여 뱅크액티브정보펄스(QASUM_P)를 생성하기 위한 인버터(INV15)를 구비한다.
또한, 구간신호 생성부(1210)는 뱅크액티브정보펄스(QASUM_P)를 입력으로 하는 딜레이(620)와, 딜레이(620)의 출력신호를 입력으로 하는 인버터(INV12)와, 인버터(INV12)의 출력신호를 입력으로 하여 지연된 뱅크액티브정보펄스(QASUM_PD)를 출력하기 위한 인버터(INV13)와, 지연된 뱅크액티브정보펄스(QASUM_PD)를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터(MN12), 주기종료펄스(RSTb)를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터(MN11) 및 풀업 PMOS 트랜지스터(MP11)로 구성된 버퍼와, 버퍼의 출력단과 전원전압단(VDD) 사이에 접속되며 인버터(INV16)를 통해 반전된 파워업신호(PWRUP)를 게이트 입력으로 하여 버퍼의 출력단을 초기화하기 위한 PMOS 트랜지스터(MP12)와, 버퍼의 출력신호(stdby)를 래치하기 위한 인버터 래치(INV17 및 INV18)와, 인버터 래치(INV17 및 INV18)의 출력신호(ACCEPT)를 입력으로 하여 뱅크액티브무시신호(ACCEPTb)를 출력하기 위한 인버터(INV19)와, 버퍼의 출력신호(stdby)를 입력으로 하는 링 발진기(610)와, 링 발진기(610)의 출력신호(OSC)를 입력으로 하여 주기종료펄스(RSTb)를 생성하기 위한 인버터(INV11)를 구비한다.
또한, 논리조합부(1220)는 뱅크액티브정보펄스(QASUM_P) 및 뱅크액티브무시신호(ACCEPTb)를 입력으로 하는 낸드게이트(ND12)와, 낸드게이트(ND12)의 출력신호를 입력으로 하는 인버터(INV20)와, 파워업신호(PWRUP) 및 인버터(INV20)의 출력신호를 입력으로 하는 노아게이트(NOR11)와, 노아게이트(NOR11)의 출력신호를 입력으로 하여 초기화신호(init)를 출력하기 위한 인버터(INV21)를 구비한다.
도 13은 상기 도 12의 뱅크액티브정보신호(QASUM)를 생성하기 위한 뱅크액티브정보신호 생성회로를 예시한 도면이다.
도 13을 참조하면, 예시된 뱅크액티브정보신호 생성회로는 사분면 뱅크액티브정보신호(QA0, QA1, QA2, QA3)를 입력으로 하는 노아게이트와, 노아게이트의 출력신호를 입력으로 하여 뱅크액티브정보신호(QASUM)를 출력하는 인버터를 구비한다. 즉, 뱅크액티브정보신호(QASUM)를 사분면 뱅크액티브정보신호(QA0, QA1, QA2, QA3)를 논리합하여 생성한다.
여기서, 사분면 뱅크액티브정보신호(QA0, QA1, QA2, QA3)는 상기 도 1에 도 시된 멀티-포트 메모리 소자의 1사분면, 2사분면, 3사분면, 4사분면 각각에 속한 뱅크 중 어느 하나의 뱅크라도 액티브 되면 해당 사분면의 모든 뱅크가 프리차지될 때까지 활성화되는 신호이다. 전술한 바와 같이 멀티-포트 메모리 소자의 경우, 모든 포트에서 모든 뱅크에 대해 액세스가 가능하기 때문에 해당 글로벌 데이터 버스에 직접적으로 연결된 뱅크뿐만 아니라 다른 뱅크의 액티브 정보도 고려해야 한다.
물론, 멀티-포트 메모리 소자가 반드시 상기 도 1에 도시된 바와 같은 아키텍쳐를 가지는 것은 아니므로, 해당 글로벌 데이터 버스와 연동할 수 있는 모든 뱅크에 대한 정보를 취합하면 될 것이다.
도 14는 상기 도 13의 뱅크액티브정보신호 생성회로의 타이밍 다이어그램이다.
도 14를 참조하면, 전술한 바와 같이 뱅크액티브정보신호 생성회로에서는 사분면 뱅크액티브정보신호(QA0, QA1, QA2, QA3)를 논리합하여 뱅크액티브정보신호(QASUM)를 생성한다. 따라서, 각 사분면 어디에서 뱅크가 하나라도 액티브 상태인 구간에서 뱅크액티브정보신호(QASUM)가 논리레벨로 활성화되는 상태를 유지한다. 이 구간에서만 해당 글로벌 데이터 버스가 사용될 여지가 있기 때문이다.
도 15는 상기 도 12의 딜레이(620 및 630)의 회로 구성을 예시한 도면이며, 도 16은 상기 도 12의 딜레이 회로의 타이밍 다이어그램이다.
도 15를 참조하면, 상기 도 12의 딜레이(620 및 630)는 각각 다수의 인버터와 다수의 캐패시터로 구현할 수 있다.
도 16을 참조하면, 딜레이 회로는 입력신호(IN)의 펄스폭을 그대로 유지하면서 입력신호(IN)에 비해 딜레이의 지연시간만큼 위상이 늦춰진 출력신호(OUT)를 출력한다.
딜레이(630)는 뱅크액티브정보펄스(QASUM_P)의 펄스폭에 대응하는 지연시간을 가지며, 딜레이(620)는 뱅크액티브정보펄스(QASUM_P)가 논리조합부(1220)를 거쳐 출력되는 초기화신호(init)로서 출력되는데 소요되는 지연시간 보다 크게 설계해야 한다.
도 17은 상기 도 12의 링 발진기(610)의 회로 구성을 예시한 도면이며, 도 18은 상기 도 17의 링 발진기 회로의 타이밍 다이어그램이다.
도 17에 도시된 링 발진기(610)는 일반적인 링 발진기의 구성을 따르고 있어 그에 대한 구체적인 구성 설명은 생략하기로 한다.
다만, 도 18을 참조하여 그 동작에 대해 간략히 살펴보면, 우선 입력신호(OSCIN)의 초기값은 논리레벨 로우이며, 이에 따라 출력신호(OSCOUT)는 논리레벨 로우로 잡혀있다가, 입력신호(OSCIN)가 논리레벨 하이로 천이된 이후 다시 논리레벨 로우로 천이될 때까지 R-C 캐패시터 딜레이의 반주기를 가지는 신호로 발진하게 된다.
도 19는 상기 도 12의 초기화신호 생성회로의 타이밍 다이어그램으로서, 이하 이를 참조하여 초기화신호 생성회로의 동작을 살펴본다.
우선, 외부전원이 칩에 인가되어 파워업신호(PWRUP)가 논리레벨 하이가 되면 논리조합부(1220)의 노아게이트(NOR11)에 논리레벨 논리레벨 하이값이 인가되어 초 기화신호(init)가 논리레벨 하이로 활성화된다. 한편, 구간신호 생성부(1210)의 PMOS 트랜지스터(MP12)가 턴온되어 버퍼의 출력단을 논리레벨 하이로 초기화시키고 래치값이 바뀌기 전까지 뱅크액티브무시신호(ACCEPTb)가 논리레벨 하이 상태를 유지하도록 한다.
이후, 파워업신호(PWRUP)가 논리레벨 로우가 되면 초기화신호(init) 역시 논리레벨 로우로 비활성화된다.
다음으로, 뱅크액티브정보신호(QASUM)가 처음으로 논리레벨 하이로 활성화되면 펄스 생성부(1200)에서는 뱅크액티브정보신호(QASUM)의 라이징 에지를 받아서 뱅크액티브정보펄스(QASUM_P)가 논리레벨 하이로 펄싱하도록 하며, 논리조합부(1220)에서는 이 뱅크액티브정보펄스(QASUM_P)를 받아서 다시 초기화신호(init)가 논리레벨 하이로 활성화되도록 한다. 이처럼 첫번째 뱅크액티브정보펄스(QASUM_P)의 펄싱이 초기화신호(init)로 출력되는 시점은 딜레이(620)를 거쳐 지연된 뱅크액티브정보펄스(QASUM_PD)가 펄싱하는 시점보다 앞서게 되어 구간신호 생성부(1210)의 래치값이 변화하지 않은 상태에서 첫번째 뱅크액티브정보펄스(QASUM_P)의 펄싱이 무사히 초기화신호(init)로서 출력되도록 한다.
이어서, 지연된 뱅크액티브정보펄스(QASUM_PD)가 펄싱하게 되면 래치의 출력신호(ACCEPT)가 논리레벨 하이로 천이하게 되어 링 발진기(610)를 인에이블 시키며, 이에 따라 반주기(T/2) 동안 주기종료펄스(RSTb)가 논리레벨 하이 상태를 유지하므로 이 구간에서는 래치값이 변화하지 않고 뱅크액티브무시신호(ACCEPTb)는 논 리레벨 로우 상태를 유지하게 된다. 따라서, 상기 구간 동안은 뱅크액티브정보펄스(QASUM_P)가 논리레벨 하이로 펄싱하더라도 논리조합부(1220)의 낸드게이트(ND12)가 이를 브로킹하여 초기화신호(init)가 활성화되는 것을 방지한다.
한편, 반주기(T/2) 이후에는 주기종료펄스(RSTb)가 논리레벨 로우로 펄싱하여 래치값을 변화시키기 때문에 논리조합부(1220)에서 뱅크액티브정보펄스(QASUM_P)를 받아들일 준비를 하게 된다.
이상에서 살펴본 바와 같이 본 실시예에 따른 초기화신호 생성회로는, 파워업시 글로벌 데이터 버스를 방전시키고, 해당 글로벌 데이터 버스와 연동하는 뱅크가 처음으로 액티브된 시점에 다시 글로벌 데이터 버스를 방전시킨 후 링 발진기(610)의 반주기(T/2) 동안은 뱅크의 액티브를 무시하다가 그 이후에 다시 뱅크의 액티브 정보를 받아서 해당 글로벌 데이터 버스에 대한 방전을 수행하도록 한다.
따라서, 글로벌 데이터 버스의 프리차지 레벨이 낮아지고, 이에 따라 첫 하이 데이터 페일 현상을 방지할 수 있다. 또한, 기준전압(VR)의 인위적인 레벨 변화가 없기 때문에 로우 데이터 전송시에도 문제를 유발하지 않는다.
한편, 이처럼 일정 시간 동안 뱅크액티브정보펄스(QASUM_P)를 무시하는 금지구간을 두는 이유는 글로벌 데이터 버스에 대한 방전 구동에 소요되는 불필요한 전력소모를 절감하기 위한 것이다.
도 20은 본 발명의 다른 실시예에 따른 초기화신호 생성회로의 상세 구성도 이다.
도 20을 참조하면, 본 실시예에 따른 초기화신호 생성회로는, 해당 글로벌 데이터 버스와 데이터를 교환할 수 있는 모든 뱅크의 액티브 구간을 정의하는 뱅크액티브정보신호(QASUM)에 응답하여 뱅크액티브정보펄스(QASUM_P)를 생성하기 위한 펄스생성부(2000)와, 뱅크액티브정보펄스(QASUM_P) 및 파워업신호(PWRUP)에 응답하여 초기 동작시 초기화신호의 활성화를 제어하기 위한 초기제어신호 및 발진인에이블신호(ACCEPT)를 출력하기 위한 펄스 가공부(2010)와, 발진인에이블신호(ACCEPT)에 응답하여 주기적으로 활성화되는 주기펄스(PERIODP)를 생성하기 위한 주기펄스 생성부(2020)와, 뱅크액티브정보신호(QASUM), 뱅크액티브정보펄스(QASUM_P), 파워업신호(PWRUP), 주기펄스(PERIODP), 초기제어신호에 응답하여 초기화신호(init)를 생성하기 위한 논리조합부(2230)를 구비한다.
여기서, 펄스생성부(1200)는, 뱅크액티브정보신호(QASUM)를 입력으로 하는 딜레이(730)와, 딜레이(730)의 출력신호를 입력으로 하는 인버터(INV35)와, 인버터(INV35)의 출력신호와 뱅크액티브정보신호(QASUM)를 입력으로 하여 뱅크액티브정보펄스(QASUM_P)를 출력하기 위한 낸드게이트(ND33)를 구비한다.
또한, 펄스 가공부(2010)는 뱅크액티브정보펄스(QASUM_P)를 게이트 입력으로 하는 풀업 PMOS 트랜지스터(MP31)와, 파워업신호(PWRUP)를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터(MN31)와, 풀업 PMOS 트랜지스터(MP31) 및 풀다운 NMOS 트랜지스터(MN31)의 출력단으로부터 출력되는 발진인에이블신호(ACCEPT)를 입력으로 하는 딜레이(740)를 구비한다.
또한, 주기펄스 생성부(2020)는 발진인에이블신호(ACCEPT)에 응답하여 발진을 수행하는 링 발진기(710)와, 링 발진기(710)의 출력신호(PERIOD)를 입력으로 하는 딜레이(720)와, 딜레이(720)의 출력신호를 입력으로 하는 인버터(INV31)와, 인버터(INV31)의 출력신호 및 링 발진기(710)의 출력신호(PERIOD)를 입력으로 하는 낸드게이트(ND31)와, 인버터(INV31)의 출력신호 및 링 발진기(710)의 출력신호(PERIOD)를 입력으로 하는 노아게이트(NOR31)와, 낸드게이트(ND31)의 출력신호를 입력으로 하는 인버터(INV33)와, 인버터(INV33)의 출력신호(and2)와 노아게이트(NOR31)의 출력신호(nor2)를 입력으로 하는 노아게이트(NOR32)와, 노아게이트(NOR32)의 출력신호를 입력으로 하여 주기펄스(PERIODP)를 생성하기 위한 인버터(INV34)를 구비한다.
또한, 논리조합부(2230)는 뱅크액티브정보신호(QASUM), 주기펄스(PERIODP), 인버터(INV32)를 통해 반전된 파워업신호(PWRUP)를 입력으로 하는 낸드게이트(ND34)와, 뱅크액티브정보펄스(QASUM_P) 및 초기제어신호를 입력으로 하는 노아게이트(NOR33)와, 노아게이트(NOR33)의 출력신호를 입력으로 하는 인버터(INV36)와, 낸드게이트(ND34)의 출력신호 및 인버터(INV36)의 출력신호를 입력으로 하여 초기화신호(init)를 출력하기 위한 낸드게이트(ND35)를 구비한다.
여기서, 링 발진기(710), 딜레이(720, 730, 740)는 전술한 일 실시예에서 자세히 살펴보았으므로 그에 대한 자세한 설명을 생략하기로 한다.
도 21은 상기 도 20의 초기화신호 생성회로의 타이밍 다이어그램으로서, 이하 이를 참조하여 본 실시예에 따른 초기화신호 생성회로의 동작을 살펴본다.
우선, 외부전원이 칩에 인가되어 파워업신호(PWRUP)가 논리레벨 하이가 되면 논리조합부(2030)에서는 이를 받아서 초기화신호(init)를 논리레벨 하이로 활성화시킨다.
다음으로, 뱅크액티브정보신호(QASUM)가 처음으로 논리레벨 하이로 활성화되면 펄스 생성부(2000)에서는 뱅크액티브정보신호(QASUM)의 라이징 에지를 받아서 뱅크액티브정보펄스(QASUM_P)가 논리레벨 로우로 펄싱하도록 하며, 논리조합부(2030)에서는 이 뱅크액티브정보펄스(QASUM_P)를 받아서 다시 초기화신호(init)가 논리레벨 하이로 활성화되도록 한다.
한편, 뱅크액티브정보펄스(QASUM_P)가 논리레벨 로우로 펄싱하게 되면, 발진인에이블신호(ACCEPT)가 논리레벨 하이로 활성화되어 링 발진기(710)가 인에이블되고, 이에 따라 주기 T를 가지는 발진신호(PERIOD)를 출력한다. 발진신호(PERIOD)가 토글링하게 되면 낸드게이트(ND31) 및 인버터(INV33)는 발진신호(PERIOD)의 라이징 에지에서 주기적으로 펄싱하는 신호(and2)를 출력하고, 노아게이트(NOR31)는 발진신호(PERIOD)의 폴링 에지에서 주기적으로 펄싱하는 신호(nor2)를 출력하며, 노아게이트(32) 및 인버터(INV34)에서 이들을 논리합하여 발진신호(PERIOD)의 반주기(T/2) 마다 논리레벨 하이로 펄싱하는 주기펄스(PERIODP)를 생성한다.
논리조합부(2010)에서는 뱅크액티브정보신호(QASUM)가 논리레벨 하이인 구간에서 주기펄스(PERIODP)를 받아서 초기화신호(init)를 활성화시킨다. 한편, 뱅크액티브정보신호(QASUM)가 논리레벨 로우인 구간에서는 낸드게이트(ND34)에서 주기펄스(PERIODP)를 차단하므로 초기화신호(init)는 활성화되지 않으며, 뱅크액티브정보 신호(QASUM)가 다시 논리레벨 하이로 활성화되면 초기화신호(init)가 다시 활성화된다.
이상에서 살펴본 바와 같이 본 실시예에서는 파워업시 글로벌 데이터 버스를 방전시키고, 해당 글로벌 데이터 버스와 연동하는 뱅크가 처음으로 액티브된 시점에 다시 글로벌 데이터 버스를 방전시킨다. 이후 링 발진기(710)를 인에이블 시켜 뱅크액티브정보신호(QASUM)가 활성화 상태인 구간에서 주기적으로 해당 글로벌 데이터 버스에 대한 방전을 수행하도록 한다.
따라서, 글로벌 데이터 버스의 프리차지 레벨이 낮아지고, 이에 따라 첫 하이 데이터 페일 현상을 방지할 수 있다. 또한, 기준전압(VR)의 인위적인 레벨 변화가 없기 때문에 로우 데이터 전송시에도 문제를 유발하지 않는다.
한편, 뱅크액티브정보신호(QASUM)가 비활성화 상태인 스탠바이 모드에서는 해당 글로벌 데이터 버스에 대한 초기화가 수행되지 않기 때문에 글로벌 데이터 버스에 대한 방전 구동에 소요되는 불필요한 전력소모를 절감할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 위에서는 DRAM 셀을 사용하는 멀티-포트 DRAM의 경우를 일례로 들어 설명하였으나, 본 발명은 SRAM을 비롯한 다른 RAM 셀을 구비한 멀티-포트 메모리 소자에도 적용된다.
또한, 발명의 상세한 설명에서 사용된 멀티-포트 메모리 소자의 포트의 수, 뱅크의 수 등도 메모리 소자의 용량 및 칩 사이즈에 따라 변경될 수 있다.
전술한 본 발명은 전류 센싱 방식의 글로벌 데이터 버스 송수신 구조를 가지는 멀티-포트 메모리 소자에서의 초기 동작시 첫 하이 데이터 페일 현상을 방지할 수 있으며, 이로 인하여 멀티-포트 메모리 소자의 신뢰도 및 동작 특성을 개선할 수 있다.

Claims (12)

  1. 다수의 버스 라인을 구비하는 글로벌 데이터 버스;
    상기 글로벌 데이터 버스와 데이터를 교환하기 위한 전류 센싱 방식의 송/수신기를 구비하는 다수의 데이터 송수신 블럭 - 다수의 뱅크 및 포트를 포함함 - ;
    초기화신호에 응답하여 상기 글로벌 데이터 버스의 각 버스 라인을 방전시키기 위한 다수의 스위칭수단; 및
    상기 초기화신호를 생성하기 위한 초기화신호 생성수단
    을 구비하는 멀티-포트 메모리 소자.
  2. 제1항에 있어서,
    상기 다수의 스위칭수단은 각각,
    상기 글로벌 데이터 버스의 각 버스 라인과 접지전원 사이에 접속되며, 상기 초기화신호를 게이트 입력으로 하는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  3. 제2항에 있어서,
    상기 초기화신호는 상기 다수의 스위칭수단에 대해 하나의 공통 라인을 통해 인가되는 것을 특징으로 하는 멀티-포트 메모리 소자.
  4. 제1항에 있어서,
    상기 초기화신호 생성수단은,
    해당 글로벌 데이터 버스와 데이터를 교환할 수 있는 모든 뱅크의 액티브 구간을 정의하는 뱅크액티브정보신호에 응답하여 뱅크액티브정보펄스를 생성하기 위한 펄스생성부;
    상기 뱅크액티브정보펄스를 입력 받아 상기 뱅크액티브정보펄스의 활성화 이후 일정 시간동안 상기 뱅크액티브정보펄스의 활성화를 무시하기 위한 뱅크액티브무시신호를 생성하기 위한 구간신호 생성부; 및
    파워업신호, 상기 뱅크액티브정보펄스, 상기 뱅크액티브무시신호에 응답하여 초기화신호를 생성하기 위한 논리조합부를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  5. 제4항에 있어서,
    상기 펄스생성부는,
    상기 뱅크액티브정보신호를 입력으로 하는 딜레이;
    상기 딜레이의 출력신호를 입력으로 하는 제1 인버터;
    상기 제1 인버터의 출력신호와 상기 뱅크액티브정보신호를 입력으로 하는 제1 낸드게이트; 및
    상기 제1 낸드게이트의 출력신호를 입력으로 하여 상기 뱅크액티브정보펄스를 출력하기 위한 제2 인버터를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  6. 제5항에 있어서,
    상기 구간신호 생성부는,
    상기 뱅크액티브정보펄스를 입력으로 하는 제2 딜레이;
    상기 제2 딜레이의 출력신호를 입력으로 하는 제3 인버터;
    상기 제3 인버터의 출력신호를 입력으로 하여 지연된 뱅크액티브정보펄스를 출력하기 위한 제4 인버터;
    상기 지연된 뱅크액티브정보펄스를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터, 주기종료펄스를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터 및 풀업 PMOS 트랜지스터로 구성된 버퍼;
    상기 버퍼의 출력단과 전원전압단 사이에 접속되며 반전된 상기 파워업신호를 게이트 입력으로 하여 상기 버퍼의 출력단을 초기화하기 위한 PMOS 트랜지스터;
    상기 버퍼의 출력신호를 래치하기 위한 인버터 래치;
    상기 인버터 래치의 출력신호를 입력으로 하여 상기 뱅크액티브무시신호를 출력하기 위한 제5 인버터;
    상기 버퍼의 출력신호를 입력으로 하는 링 발진기; 및
    상기 링 발진기의 출력신호를 입력으로 하여 상기 주기종료펄스를 출력하기 위한 제6 인버터를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  7. 제6항에 있어서,
    상기 논리조합부는,
    상기 뱅크액티브정보펄스 및 상기 뱅크액티브무시신호를 입력으로 하는 제2 낸드게이트;
    상기 제2 낸드게이트의 출력신호를 입력으로 하는 제7 인버터;
    상기 파워업신호 및 상기 제7 인버터의 출력신호를 입력으로 하는 노아게이트; 및
    상기 노아게이트의 출력신호를 입력으로 하여 상기 초기화신호를 출력하기 위한 제8 인버터를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  8. 제1항에 있어서,
    상기 초기화신호 생성수단은,
    해당 글로벌 데이터 버스와 데이터를 교환할 수 있는 모든 뱅크의 액티브 구간을 정의하는 뱅크액티브정보신호에 응답하여 뱅크액티브정보펄스를 생성하기 위한 펄스생성부;
    상기 뱅크액티브정보펄스 및 파워업신호에 응답하여 초기 동작시 초기화신호의 활성화를 제어하기 위한 초기제어신호 및 발진인에이블신호를 출력하기 위한 펄스 가공부;
    상기 발진인에이블신호에 응답하여 주기적으로 활성화되는 주기펄스를 생성하기 위한 주기펄스 생성부; 및
    상기 뱅크액티브정보신호, 상기 뱅크액티브정보펄스, 상기 파워업신호, 상기 주기펄스, 상기 초기제어신호에 응답하여 상기 초기화신호를 생성하기 위한 논리조합부를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  9. 제8항에 있어서,
    상기 펄스생성부는,
    상기 뱅크액티브정보신호를 입력으로 하는 제1 딜레이;
    상기 제1 딜레이의 출력신호를 입력으로 하는 제1 인버터;
    상기 제1 인버터의 출력신호와 상기 뱅크액티브정보신호를 입력으로 하여 상기 뱅크액티브정보펄스를 출력하기 위한 제1 낸드게이트를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  10. 제9항에 있어서,
    상기 펄스 가공부는,
    상기 뱅크액티브정보펄스를 게이트 입력으로 하는 풀업 PMOS 트랜지스터;
    상기 파워업신호를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터; 및
    상기 풀업 PMOS 트랜지스터 및 상기 풀다운 NMOS 트랜지스터의 출력단으로부터 출력되는 상기 발진인에이블신호를 입력으로 하는 제2 딜레이를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  11. 제10항에 있어서,
    상기 주기펄스 생성부.
    상기 발진인에이블신호에 응답하여 발진을 수행하는 링 발진기;
    상기 링 발진기의 출력신호를 입력으로 하는 제3 딜레이;
    상기 제3 딜레이의 출력신호를 입력으로 하는 제2 인버터;
    상기 제2 인버터의 출력신호 및 상기 링 발진기의 출력신호를 입력으로 하는 제2 낸드게이트;
    상기 제2 인버터의 출력신호 및 상기 링 발진기의 출력신호를 입력으로 하는 제1 노아게이트;
    상기 제2 낸드게이트의 출력신호를 입력으로 하는 제3 인버터;
    상게 제3 인버터의 출력신호와 상기 제1 노아게이트의 출력신호를 입력으로 하는 제2 노아게이트; 및
    상기 제2 노아게이트의 출력신호를 입력으로 하여 상기 주기펄스를 출력하기 우한 제4 인버터를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  12. 제11항에 있어서,
    상기 논리조합부는,
    상기 뱅크액티브정보신호, 상기 주기펄스, 반전된 상기 파워업신호를 입력으로 하는 제3 낸드게이트;
    상기 뱅크액티브정보펄스 및 상기 초기제어신호를 입력으로 하는 제3 노아게이트; 및
    상기 제3 노아게이트의 출력신호를 입력으로 하는 제5 인버터;
    상기 제3 낸드게이트의 출력신호 및 상기 제5 인버터의 출력신호를 입력으로 하여 상기 초기화신호를 출력하기 위한 제4 낸드게이트를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
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