TWI277101B - Multi-port memory device - Google Patents
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Description
1277101 九、發明說明: 【發明所屬之技術領域】 本發明係有關於一種半導體記億體設計技術,以及更 特別是有關於一種用以改善對於一多璋記憶體裝置之總體 資料匯流排的一初始電壓之技術。 【先前技術】 大部分的記憶體裝置(包括一隨機存取記憶體(random access memory,RAM)具有一個埠。而一個埠具有複數個輸 入/輸出接腳組。換句話說,上述記億體裝置只具有一個 做爲與晶片組交換資料用之埠。然而,在最近幾年中,上 述記憶體裝置與上述晶片組間之功能區分已變得模糊不 淸,而且已考慮將上述晶片組與上述記憶體裝置整合在一 起。此技術需要一多璋記億體裝置,其可直接與周邊圖形 裝置(peripheral graphic devices)、CPU 等交換資料。爲了 達成此一多埠記憶體裝置,複數個埠中之任何一個埠必須 能提供對所有記憶體單元之存取。 第1圖係描述一 25 6M多埠動態隨機存取記憶體(25 6M multi-port DRAM)之架構的一方塊圖,其係揭露於2003年 12月17日由相同申請人所提出之韓國專利申請案第 2003-92375 號中。 參考第1圖,上述256M多淳動態隨機存取記憶體包 括複數個記憶體單元及複數個列解碼器RDEC。上述25 6M 多埠動態隨機存取記憶體包括複數個排組bank〇-bankl5 、一控制方塊100、複數個埠P〇rt0-port7、第一至 第四總體資料匯流排GI〇_UL、GI〇_UR、GI0一DL、GI〇 —DR、 1277101 第一及至第二總體資料匯流排連接方塊、複數個傳送匯流 排TB、複數個傳送匯流排連接方塊TG、複數個匯流排連 接方塊TL以及複數個資料傳送方塊QTRX ° 在一列方向(圖式中之右及左方向)將多達一預先數目 之上述複數個排組bank0-bankl5配置於一核心區域(core area)之四個分割區(quarters)中。 上述控制方塊100係配置於上述第一 /第三分割區與 上述第二/第四分割區之間,用以將上述核心區域分割成 兩個區。上述控制方塊100使用一輸入命令、位域等以產 生一內部命令信號、一內部位址信號及一控制信號,以及 控制上述記憶體裝置之個別元件。 上述複數個埠portO-port7係配置在上述個別分割區之 邊緣部分,以及用以與不同目標裝置單獨通信。 上述第一至第四總體資料匯流排 GI0_UL、GI0_UR、 GI〇_DL、GI〇_DR係朝著一列方向配置於對應個別分割區 之每一排組與每一埠之間,以及實施一平行資料傳送。 上述第一及第二總體資料匯流排連接方塊 PR_U及 PR_D係設置於兩個在列方向彼此相鄰的總體資料匯流排 之間,以及用以選擇性地連接上述兩個總體資料匯流排。 上述複數個傳送匯流排TB係朝每一排組之行方向(圖 中之上下方向)來配置,以及用以在上述複數個排組內部 實施一資料傳送。 上述複數個傳送匯流排連接方塊TG係朝著一行方向 配置於兩個彼此相鄰的排組之間,以及選擇性地連接上述 兩個傳送匯流排T B。 1277101 上述複數個匯流排連接方塊TL係配置於上述分割區 中之每一排組與每一總體資料匯流排之間(其中上述分割 區用以容納上述每一排組),以及用以在上述對應傳送匯 流排TB與上述對應總體資料匯流排之間實施資料交換。 上述複數個資料傳送方塊QTRX係設置於上述分割區 中之每一埠與每一總體資料匯流排之間(其中上述分割區 係用以容納上述每一埠),以及用以在上述對應埠與上述 對應總體資料匯流排之間實施資料傳送/接收。
現將描述上述256M多埠動態隨機存取記憶體之詳細 結構。
上述16個排組bank0-bankl5之每一排組包括16M動 態隨機存取記憶體單元(8k(列)x2k(行))及上述列解碼器 RDEC。每一排組包括在一典型動態隨機存取記憶體核心 中所需之核心電路(例如:一位元線感測放大器及等化器 (equalizer))。上述排組bank0-bankl5係配置於四個區中, 每一區包括四個在一列方向上之排組。詳而言之,上述排 組bankO、bank2、bank4、bank6係配置於上述核心區域之 第一區(左上區)中,以及上述排組bank8、banklO、bankl2、 bank 14係配置於上述核心區域之第二區(右上區)中。同樣 地,上述排組bankl、bank3、bank5、bank7係配置於上述 核心區域之第三區(左下區)中,以及上述排組 bank9、 bankll、bankl3、bankl5係配置於上述核心區域之第四區(右 下區)中。同時,最好將在每一排組之一側上的每一列解 £ 碼器RDEC與一相鄰排組之列解碼器RDEC配成一對。將 每一頁(行)分割成爲四個區段,每一區段係由512個單元 1277101 所組成。 上述控制方塊1 00使用以一封包形式傳送之命令與位 址來產生內部命令信號、內部位址信號及控制信號,以及 控制上述記憶體裝置之個別元件。在此,上述內部命令信 號包括一內部啓動命令信號(ACT)、一內部非啓動命令信 號(PC G)、一內部讀取命令信號(RD)、一內部寫入命令信 號(WD)等。上述內部位址信號包括一啓動陣列位址 (AAA)、一非啓動陣歹!]位址(PAA)、一讀取陣歹!J位址(RAA)、 —寫入陣列位址(WAA)、一列位址(RA)、一讀取區段位址 (RSA)、一寫入區段位址(WSA)等。上述控制信號包括一傳 送閘控制信號(TGC)、一管線暫存器旗標信號(PRFG)、一 管線暫存資料驅動信號(DP)、一 DRAM核心模式旗標信號 (DTM)等。 上述複數個埠port0-port7係配置在上述個別區之晶粒 邊緣部分,每一區包括兩個埠。上述晶粒邊緣部分代表一 主軸部分,其由上述對應區之所有排組所共用。詳而言之, 上述埠portO及port2係配置在上述第一區中,以及上述 埠port4及port6係配置在上述第二區中。上述埠portl及 port3係配置在上述第三區中,以及上述埠pcm5及p〇rt7 係配置在上述第四區中。每一埠支援一串列I/O介面,以 及用以與不同目標裝置(例如:晶片組、圖形晶片等)單獨通 信。同時,在上述填port0-port7係配置成用以支援上述串 列I /〇介面之情況中,上述ί阜ρ 〇 r 10 - ρ 〇 r 17之每一 ί阜包括複 數個對應於資料、位址及命令之墊片、一用以緩衝傳送至 上述墊片之傳送/接收信號的墊片緩衝器(一讀取緩衝器及 1277101 一寫入緩衝器)、一用以解碼上述所要接收之資料的解碼 器、一用以編碼上述所要傳送之資料的編碼器以及一用以 將一接收信號資料轉換成爲一平行資料及將一所要傳送之 平行資料轉換成爲一串列資料之資料轉換器。 上述第一總體資料匯流排GIO — UL係配置於上述第一 區之排組與埠之間,以及上述第二總體資料匯流排GIO_UR 係配置於上述第二區中。上述第三總體資料匯流排GIO_DL 係配置於上述第三區中,以及上述第四總體資料匯流排 GI〇_DR係配置於上述第四區中。上述第一至第四總體資 料匯流排GIO一UL、GIO一UR、GIO一DL及GI〇_DR係雙向資 料匯流排(5 12-位元),其分別連接至上述對應區之排組、 埠及總體資料匯流排連接方塊PR_U及PR_D。 同時,上述第一及第二總體資料匯流排GIOJL及 GI〇_UR可經由上述第一總體資料匯流排連接方塊 PR_U 而彼此連接,以及上述第三及第四總體資料匯流排GIOJL 及GIO_DR可經由上述第二總體資料匯流排連接方塊PR_D 而彼此連接。上述第一及第二總體資料匯流排連接方塊 PR_U及PR_D包括複數個雙向管線暫存器,其與上述總體 資料匯流排之線的數目(5 12)—致。 同樣地,上述傳送緩衝器TB係區域資料匯流排,用 以連接上述對應排組之位元線感測放大器及匯流排連接方 塊TL。上述傳送匯流排TB之線的數目相同於對應一區段 之單元的數目(例如:5 12),以及上述傳送匯流排TB係以差 動匯流排(differential bus)來配置。 上述傳送匯流排連接方塊TG可以複數個MOS電晶體 1277101 來配置,其中上述MOS電晶體之數目相同於上述傳送匯 流排TB之線的數目。因爲上述傳送匯流排TB係差動匯 流排,所以一傳送匯流排連接方塊TG能以512對之MOS 電晶體來配置。爲了此理由,將上述傳送匯流排連接方塊 TG稱之爲一傳送閘(transfer gate)。 同樣地,上述匯流排連接方塊TL總共包括1 6組,每 一組係5 1 2個傳送鎖存器。每一傳送鎖存器具有一讀取匯 流排連接電路(DRAM之一 I/O感測放大器)以及一寫入匯 流排連接電路(DRAM之一寫入驅動器)。在此,上述讀取 匯流排連接電路包括一用以感測及鎖存施加至上述傳送匯 流排之一讀取資料的讀取感測放大器以及一用以將上述鎖 存資料驅動至上述對應排組所屬之區的總體資料匯流排。 上述寫入匯流排連接電路包括一用以感測及鎖存施加至上 述總體資料匯流排之一寫入資料的寫入鎖存器以及一用以 將上述寫入資料驅動至上述傳送匯流排 TB之寫入驅動 上述資料傳送方塊TR包括5 1 2個用以將施加至一對 應埠之寫入資料傳送至上述總體資料匯流排之發送器(Tx) 以及5 1 2個用以接收來自上述總體資料匯流排所施加之讀 取資料並將上述讀取資料傳送至一對應埠之接收器(Rx)。 雖然未顯示於圖中,但是25 6M多璋DRAM更包括一 電壓產生器,一測試邏輯電路以及各種墊片。上述電壓產 生器係設置在上述晶粒之每一邊緣部分上以及配置成用以 接收一外部電壓,以產生一內部電壓。上述測試電路係配 置於對應上述第一及第二區之埠間及對應於上述第三及第 -11- 1277101 四區之埠間。上述墊片包括一配置在上述晶粒之邊緣部分 上之時鐘墊片(clock pad)。 從上述控制方塊1 00延伸至上述對應排組之命令線 (ACT、PCG、RD、WD)及位址線(AAA<0:1>、PAA<0:1>、 RAA<0:1〉、RA<0:12>、RSA<0:1>)係提供於上述個別區中。 從上述控制方塊1 00延伸至上述傳送匯流排連接方塊TG 之傳送閘控制線(TGC<0:3>)係提供於上述控制方塊1〇〇之 右側及左側。 第2圖係描述第1圖之2 5 6M多埠DRAM中之區段及 傳送匯流排TB的方塊圖。 參考第2圖,如同-般DRAM,上述256M多埠DRAM 包括複數個記憶體單元陣列200及複數個位元線感測放大 器陣列2 1 0。有鑑於一記憶體單元陣列200,對一對傳送 匯流排ΤΒ<0>& 丁81)<0>連接至四個位元線感測放大器 BLSA,其中上述四個位元線感測放大器BLSA係配置在上 述記憶體單元陣列200之上下部分中(參考一方框A)。上 述四個位元線感測放大器BLS A係藉由不同區段選擇信號 SGS<0:3>所控制。上述區段選擇信號係一對應於上述一般 DRAM之行選擇信號(Yi)的信號。在2k行之情況中,如果 選擇一列及一區段,則同時選擇512個單元,以便可完成 與上述對應512-位元傳送匯流排TB<0:5 11 >之資料交換。 同時,對應於上述第一區之每一排組的傳送匯流排TB 可經由上述傳送閘TG連接至對應於上述第三區之每一排 組的傳送匯流排TB,其中上述每一排組係配置在相同的 行軸(將512個傳送閘TG配置成一組,以及總共提供8組)。 1277101 換句話說,上述傳送閘TG係配置在對應於設置在相同行 - 軸之排組(其定義成一陣列)的傳送匯流排TB之間’以及 - 選擇性地連接兩個傳送匯流排TB。從上述控制方塊1 00 產生一用以控制上述傳送閘TG之控制信號TGC。 現將描述上述25 6M多埠DRAM之操作。 · 第3A及3B圖分別描述第2圖所示之25 6M多埠DRAM 之一正規讀取路徑及一正規寫入路徑。 首先,將描述一從上述排組bankO之一特定區段經由 上述埠portO讀取512-位元資料之操作。 Φ 參考第 3A圖,如果以一封包形式經由上述填portO 施加相關於一讀取操作之命令及位址,則上述控制方塊1 00 針對上述排組bankO產生一內部啓動命令信號(ACT)、一 啓動陣列位址(AAA)以及一列位址(RA)及啓動一特定列(字 元線(WL))。然後,上述控制方塊100針對上述排組bankO 產生一內部讀取命令信號(RD)、一讀取陣列位址(RA A)以 及一讀取區段位址(RS A)。上述位元線感測放大器 BLS A 感測及放大一對應於上述讀取區段位址(RS A)之區段的 _ 5 12-位元資料,藉此驅動上述傳送匯流排TB及 TBb。同 時,上述排組bankO之匯流排連接方塊TL感測一施加至 上述排組bankO之傳送匯流排TB的讀取資料以及將資料 驅動至上述第一總體資料匯流排GI0_UL。然後,將傳送 至上述第一總體資料匯流排GI0_UL之讀取資料經由對應 於上述埠portO之資料傳送方塊QTRX的接收器(RX)儲存 在上述埠portO之讀取緩衝器中。將儲存在上述讀取緩衝 器中之資料轉換成爲一預定單元之封包以及以串列方式傳 -13- 1277101 送至連接上述埠PQrtO之目標裝置。之後,上述控制方塊 100產生一內部非啓動命令信號(PCG)及一非啓動陣列位址 (PAA),以不啓動上述對應陣歹!J之歹!J。在此時,上述對應 陣列之傳送匯流排連接方塊TG變成一關閉狀態,以便上 述排組bankO之傳送匯流排TB及TBb與設置於上述相同 陣列中之排組bankl的傳送匯流排TB及TBb斷接。元件 符號1'BL”及"BLbn代表位元線對,一元件符號ΠΊΓ代表一單 元電晶體,以及一元件符號"C"代表一單元電容器。 接下來,將描述一使512-位元資料經由上述埠portO 寫入上述排組bankO之一特定區段的操作。 參考第 3B圖,如果以一封包形式經由上述埠portO 施加有關於一寫入操作之命令、位址及資料,則上述控制 方塊100針對上述排組bankO產生一內部啓動命令信號 (ACT)、 一啓動陣歹[J信號(AAA)及一歹!J位址(1^),以及啓動 一特定列(字元(WL))。然後,上述控制方塊100針對上述 排組bankO產生一內部寫入命令信號(WT)、一寫入陣列位 址(WAA)以及一寫入區段位址(WSA)。在此時,藉由一排 程將儲存在上述埠portO之寫入緩衝器中的512-位元資料 寫入對應於上述寫入區段位址(WSA)之一區段(512個記憶 體單元)。將在上述埠portO上轉換成上述平行資料之資料 經由上述資料傳送方塊TR之發送器(Tx)載入上述第一總 體資料匯流排GI0_UL,並且將其經由上述排組bankO之 匯流排連接方塊TL驅動至上述排組bankO之傳送匯流排 TB及TBb。將載入上述排組bankO之傳送匯流排TB及TBb 的資料經由對應於上述寫入區段位址(WSA)之位元線感測 -14- 1277101 放大器BLSA儲存在512個記憶體單元中。之後,上述控 制方塊100產生一內部非啓動命令信號(PCG)以及一非啓 動陣列位址(PAA),以不啓動上述對應陣列之列。 第4A及4B圖分別描述第2圖之25 6M多埠DRAM的 —交互讀取路徑(cross read path)及一交互寫入路徑(cross write path) 〇 首先,將描述一從上述排組bankO之一特定區段經由 上述璋portl讀取512-位元資料之操作。 參考第4A圖,所有操作係相似於上述正規讀取操作。 不同之處在於:上述對應陣列之傳送匯流排連接方塊TG係 處於打開狀態·,以便在相同陣列中上述排組bankO之傳送 匯流排TB及TBb連接至上述排組bankl之傳送匯流排TB 及 TBb。 同時,將位於上述排組bankl之傳送匯流排TB及TBb 的資料依序經由上述排組bankl之匯流排傳送方塊TL、 上述第三總體資料匯流排GI0_DL、上述埠portl之資料傳 送方塊TR及上述埠portl傳送至上述目標裝置。 接下來,將描述一將512-位元資料經由上述埠port 1 寫入上述排組bankO之一特定區段的操作。 參考第4B圖,所有操作相似於上述正規寫入操作。 不同之處在於:上述對應陣列之傳送匯流排連接方塊TG係 處於一打開狀態,以便在相同陣列中上述排組bankO之傳 送匯流排TB及TBb連接至上述排組bankl之傳送匯流排 TB及TBb。在此情況中,將供應至上述璋port 1之資料依 序經由上述埠ροηΐ之匯流排傳送方塊TR、上述第三總體 1277101 資料匯流排GIO — DL及上述排組bankl之匯流排連接方塊 TL載入至上述排組bankO之傳送匯流排TB及TBb。下面 程序係相同於上述正規寫入操作。 同時,在需要在上述第一總體資料匯流排GIO — UL及 上述第二總體資料匯流排GI0_UR間交換資料的情況中, 上述兩個總體資料匯流排係經由上述第一總體資料匯流排 連接方塊P R - U來連接。在需要在上述第三總體資料匯流 排GI0 — DL及上述第四總體資料匯流排GIO —DR間交換資 料的情況中,上述兩個總體資料匯流排線係經由上述第二 總體資料匯流排連接方塊PLD來連接。 因爲上述所提出之 25 6M多埠 DRAM可在所有±阜 P ortO-p or t7上存取所有區段以及亦可經由複數個埠來提供 一單獨存取,所以可在一範圍內有多個存取,其中在上述 範圍中不會重複使用上述總體資料匯流排。同樣地,上述 25 6M多埠DRAM可在上述核心區域之個別區中經由上述 新架構之應用以並列方式來處理5 1 2 -位元資料,以及在上 述複數個璋上以串列方式來輸入/輸出資料。因此,使一 佈置區域之增加爲最小化,使封裝簡單化,以及大大地增 加頻寬,而不會在資料匯流排上之資料線間造成偏斜。 第5圖係描述第1圖所示之2 5 6M多埠DRAM的資料 傳送結構之方塊圖。 參考第5圖,上述多埠DRAM包括一總體資料匯流排 GI〇,其中上述總體資料匯流排GI0係配置於一 I/O介面 與上述記憶體單元方塊之間(亦即,上述複數個埠與上述 複數個排組之間)。資料可經由上述總體資料匯流排GI0 1277101 來交換。針對在上述總體資料匯流排GIO及上述埠間之資 料傳送/接收提供一資料傳送方塊QTRX,以及針對在上述 總體資料匯流排GI0及上述排組間之資料傳送/接收提供 一匯流排連接方塊TL。 第6圖係描述第1圖所示之25 6M多埠DRAM的總體 資料匯流排GI0之結構的方塊圖。 參考第 6圖,一整個晶片包括四個區 Quarter_lu, Quarter —ru,Quarter —Id 及 Quarter^rd,每一區操作有如一 獨立 DRAM及以相同結構來配置。例如:在上述第一區 Quartei二lu之情況中,四個排組、兩個璋及上述總體資料 匯流排連接方塊PR_U係連接至上述總體資料匯流排GI0。 像這樣,如果幾個單元·共用一總體資料匯流排,則會發生 下列問題:增加上述總體資料匯流排之負載以及造成資料 干擾。 第7圖描述第1圖所示之2 5 6M多埠DRAM的一最差 讀取情況及一最差寫入情況。 參考第7圖,一總體資料匯流排GI0包括朝水平方向 及垂直方向之5 1 2個匯流排線。在一般矽製程中,上述垂 直內連係以一第一金屬線來完成,以及上述水平內連係以 一第二金屬線來完成。爲了簡化上述內連,使用一階層式 金屬線結構(hierarchical metal line structure)。通常,配 置於上述第二金屬線下方之第一金屬線具有比上述第二金 屬線大的電阻。然而,如圖所示,上述垂直內連(上述第 一金屬線)依據匯流排線長度會具有大的差異。在此情況 中,每一匯流排線顯示出具有不同的負載値。 -17- 1277101 依據資料傳送路徑之負載値的差異可與每一匯流排線 之負載値的差異一起顯示。例如:當在上述埠PCKto與上述 排組b a n k 6之間實施一讀取或寫入操作時,資料傳送路徑 係較長。因此,上述總體資料匯流排G10之負載亦較大。 然而,可依據配置上述總體資料匯流排GI0之線的方法來 改變上述總體資料匯流排GI0之負載。上述堤p〇rt0與上 述排組bank6間之資料傳送經常不會是一最差情況。 如上所述,上述所提出之多埠DRAM包括512-位元寬 總體資料匯流排G10。可了解的是,上述多埠D R A Μ具有 比一現存DRAM(DDR2)(具有64總體匯流排線)較多的匯流 排線。 在上述總體資料匯流排線之數目少於64之情況中, 縱使當經由上述匯流排傳送之資料完全擺動至一核心電壓 Vcc時,則不在乎功率耗損。然而,在上述總體資料匯流 排線之數目大於64(例如:128、25 6或5 12)之情況中,在資 料傳送期間會消耗大量的電流,因而造成功率消耗之問 題。 爲了解決在上述寬總體資料匯流排上之功率消耗的問 題,相同申請人在2003年12月22曰所提出之韓國專利 申請案第2003 -94697號揭露一種總體資料匯流排傳送/接 收結構。上述所提出之總體資料匯流排傳送/接收結構使 用一電流感測方法,以取代一電壓驅動方法。 第8圖係韓國專利申請案第2003-94697號所揭露之一 傳送器及一接收器的電路圖。
參考第8圖,上述匯流排連接方塊TL之發送器TX -18- 1277101 係連接於一接地電壓端 Vss與一總體資料匯流排GIO之 間,以及具有複數個NM0S電晶體,其閘極接收資料信號 TX1與資料驅動脈衝DPI。 上述匯流排方塊TL之接收器RX包括一 PM0S電晶 體P1(其源極連接至一電源端VDD,以及汲極與閘極互接 成一二極體形式);一 PM0S電晶體P2(其源極連接至上述 電源端VDD,以及汲極連接至一輸出節點);一 NM0S電晶 體N1 (其源極連接至上述PM0S電晶體P1之汲極,汲極連 接至上述總體資料匯流排GI0,及閘極接收一參考電壓VR); 一 NM0S電晶體N2(其源極連接至上述PM0S電晶體P2之 汲極(輸出節點),及閘極接收上述參考電壓VR);以及一 NM0S電晶體N9(其源極連接至上述NM0S電晶體N2之汲 極,汲極連接至上述接地電壓端Vss,及閘極接收一資料 評估信號E V A L 1)。 同時,上述資料傳送方塊QTRX之發送器QTX係連接 於上述總體資料匯流排GI0與上述接地電壓端Vss之間, 以及具有NM0S電晶體N7及N8,其閘極接收資料信號TX2 與資料驅動脈衝DP2。
上述資料傳送方塊QTRX之接收器QRX包括:一 PM0S 電晶體P3(其源極連接至上述電源供應端VDD,及汲極與 閘極互接成一二極體形式);一 PM0S電晶體P4(源極連接 至上述電源供應端VDD,及汲極連接至一輸出節點);一 NM0S電晶體N3(其源極連接至上述PM0S電晶體P3之汲 極,汲極連接至上述總體資料匯流排GI0,及閘極接收上 述參考電壓VR);— NM0S電晶體N4(源極連接至上述PM0S 1277101 電晶體P4之汲極(上述輸出節點),及閘極接收上述參考 電壓 VR);以及一 NMOS電晶體N10(其源極連接至上述 NMOS電晶體N4之汲極,汲極連接至上述接地電壓端VSS, 及閘極接收一資料評估信號EVAL2)。 同時,以一實際長的金屬線來完成上述總體資料匯流 排GIO,其中上述長的金屬線可以一電阻器R及一電容器 C來等效模擬。 一 ’’讀取π操作(RD)代表將資料經由上述總體資料匯流 排GIO傳送於上述匯流排連接方塊TL之發送器ΤΧ與上 述資料傳送方塊QTRX之接收器QRX之間。一 ”寫入"操作 (WT)代表將資料經由上述總體資料匯流排GIO傳送於上述 資料傳送方塊QTRX之發送器QTX與上述匯流排連接方塊 TL之接收器RX之間。 此資料傳送結構依據要在上述發送器ΤΧ及QTX所傳 送之資料ΤΧ1及ΤΧ2的狀態來充電或放電上述總體資料 匯流排GIO,以及在上述接收器RX及QRX上感測上述總 體資料匯流排GIO之狀態。 第9Α圖係在第8圖所示之電路的一正規資料傳送之 情況中的時序圖。 第8圖所示之電路的操作將配合第9Α圖以上述讀取 操作(RD)(亦即,上述匯流排連接方塊TL之發送器ΤΧ與 上述資料傳送方塊QTRX之接收器QRX之間的資料傳送) 爲範例來描述。 上述資料驅動脈衝DP 1係一在讀取操作中可被啓動至 高邏輯位準以與一時鐘信號同步的信號,藉此允許將從上 -20- 1277101 述排組輸出之資料供應至上述總體資料匯流排GIO。上述 資料評估信號EVAL2係一在將上述資料驅動脈衝DPI啓 動至一高邏輯位準時之時間點算起之一預定時間過後可被 啓動至一高邏輯位準的信號,藉此評估供應至上述總體資 料匯流排GIO上之資料。在此,上述預定時間係一可充電 /放電上述總體資料匯流排GIO之邊際(margin)。 首先,如果輸入至上述匯流排連接方塊TL之發送器 TX的資料信號TX1及資料驅動脈衝DPI係高邏輯位準, 則會導通上述NMOS電晶體N5及N6,以便放電上述總體 資料匯流排GIO。在此時,上述資料傳送方塊QTRX之接 收器QRX的節點A2上之電壓位準會降至VDD-Vtp以下(上 述PMOS電晶體之臨界電壓)。因此,會導通上述pm〇S電 晶體P3及P4’以便上述資料傳送方塊QTRX之接收器QRX 的輸出DATA2會變成一高邏輯位準。換句話說,可看出 上述高邏輯位準之資料可順利地經由上述總體資料匯流排 GIO來傳送。 接下來’如果上述資料信號TX 1係一低邏輯位準以及 上述資料驅動脈衝D P 1係一高邏輯位準,則上述總體資料 匯流排GI〇會保持一充電狀態。因此,不會使上述資料傳 送方塊QTRX之接收器QRX的節點A2放電,以致於上述 PMOS電晶體P4無法充分地驅動上述輸出至一高邏輯位 準。如果上述資料評估信號EVAL2在此一狀態中變成一 高邏輯位準,則會導通上述NMOS電晶體N10,以使上述 輸出放電。同樣地,上述資料傳送方塊QTRX之接收器QRX 的輸出DATA2會變成一低邏輯位準。換句話說,可看出 -21 - 1277101 上述高邏輯位準之資料可順利地經由上述總體資料匯流排 GIO來傳送。 參考第9B圖,具有四個區,其中上述資料驅動脈衝 ϋ P 1係處於一高邏輯位準。此意味著:實施四次的資料傳 送。換句話說,此意味著:傳送兩次高邏輯位準之資料以 及傳送兩次低邏輯位準之資料。 在傳送上述高邏輯位準之資料的情況中,因爲上述 PMOS電晶體P4具有比上述NMOS電晶體N10大的尺寸, 所以縱使上述資料評估信號E V A L 2變成一高邏輯位準, 上述輸出DATA2不會在一正常情況中降至一低邏輯位準。 然而’會產生某種程度之變動現象(fiuctuation phenomenon) ° 如第9 B圖所示,在一初始操作中一變動現象係當做 一種雜訊,以致於可能會錯認爲一第一高資料(first high data) 〇 第10圖係顯示上述第一高資料失敗之原因。 參考第1 〇圖,如果維持一充分時間(幾個微秒)沒有 讀取或寫入操作,則會使上述總體資料匯流排GI0充電以 及其電壓位準會繼續上升。然後,如果上述電壓位準到達 一預定位準,則不再充電上述總體資料匯流排GI0,然而 保持上述電壓位準。以下,將上述總體資料匯流排之預充 電電壓位準稱之爲一飽和GI0位準。 參考第8圖,上述匯流排連接方塊TL及上述資料傳 送方塊QTRX之接收器R)(及QRX包括上述NM0S電晶體 Nl、N2及N3、N4,其閘極接收上述參考電壓VR。上述 -22- 1277101 NM〇S電晶’體N1-N4係主動負載,其電阻會依據上述參考 電壓VR來改變。同樣地,上述NMOS電晶體N1-N4用以 調整一流經上述總體資料匯流排GIO之電流量。 因此,上述飽和GIO位準係由上述參考電壓VR來決 定。換句話說,將在上述總體資料匯流排GIO上所充電之 電荷提供至上述接收器RX及QRX,以及上述總體資料匯 流排GIO之充電及速度係由上述NMOS電晶體N1及N3(其 閘極接收上述參考電壓VR)所決定。當使上述總體資料匯 流排GIO放電時,強迫導通上述NMOS電晶體N1及N3(其 閘極接收上述參考電壓 VR)。然後,如果上述總體資料匯 流排GI0充電及上升至一大於VR-Vtn(上述NMOS電晶體 之臨界電壓)之電壓位準,則使上述NMOS電晶體N1及N3 不導通,以便不再將電荷提供至上述總體資料匯流排 GI0。因此,如果增加上述參考電壓VR,則亦會增加上述 飽和GI0位準,以及如果減少上述參考電壓VR,則亦會 減少上述飽和GIO位準。 在上述讀取操作之情況中,當使上述總體資料匯流排 GI〇在上述資料驅動脈衝DPI之高邏輯位準期間相對於上 述高邏輯位準之資料信號TX1放電時,此一飽和GI0位 準會造成一第一高資料與下一個高資料之決定的差異。換 句話說,在上述第一高資料的情況中,上述總體資料匯流 排GI0之放電起始點係上述飽和GI0位準。在上述下一 個高資料的情況中’上述總體資料匯流排GI0之放電起始 點係低於上述飽和GI0位準,以致於放電狀態會優於上述 第一高資料。可看出,在將上述資料評估信號EVAL2啓 1277101 動至一高邏輯位準時,在上述第一高資料之情況與在上述 第二高資料之情況中會具有不同的總體資料匯流排GIO之 位準。換句I舌g兌’在上述第一局資料之情況中,無法使.上 述總體資料匯流排GIO充分地放電。因此,上述資料傳送 方塊QTRX之接收器QRX很可能會將上述資料決定成爲一 低資料(low data)。 當增加上述總體資料匯流排GIO之負載非常多時,此 一第一高資料失敗問題會變得更嚴重。原因在於:使上述 總體資料匯流排GI0放電所花費之時間係以正比於上述總 體資料匯流排GI0之負載方式增加。在使用於上述多埠 DRAM中之總體資料匯流排的結構中,一總體資料匯流排 GI0係由複數個傳送/接收方塊(例如:四個排組、兩個埠、 一總體資料匯流排連接方塊PR)所共用的。因此,依據上 述資料傳送路徑可容易影響上述總體資料匯流排GI0之負 載。同樣地,上述總體資料匯流排GIO之負載易受用以設 計上述總體資料匯流排線之方法所改變。基於此理由,上 述第一高資料失敗係一非常嚴重的問題。 同時,如果降低上述參考電壓VR,則要花費更多時 間來充電上述總體資料匯流排GI0,以便減少上述第一高 資料失敗。然而,當傳送一低資料時,會招致一個問題。 因此,一用以調整上述參考電壓VR以防止上述第一 高資料失敗之方法並非恰當。因而,需要其它調整上述總 體資料匯流排GI0之預充電位準的方案。 【發明內容】 因此,本發明之一目的在於提供一種多璋記憶體裝 -24- 1277101 置,其能在一電流感測型總體資料匯流排傳送/接收結構 中之一初始操作時防止一第一高資料失敗現象,而不會造 成在一低資料傳送中的問題。 在本發明之一觀點中,提供一多埠記憶體裝置,其包 括:一具有複數條匯流排線之總體資料匯流排;複數個資料 傳送/接收方塊,每一方塊包括一用以與上述總體資料匯 流排交換資料之電流感測型發送器/接收器,上述資料傳 送/接收方塊包括複數個排組及複數個埠;複數個開關單 元,用以放電上述總體資料匯流排之每一匯流排線,以回 應一初始化信號;以及一初始化信號產生器,用以產生上 述初始化信號。 最好,上述初始化信號產生器包括:一脈衝產生單元, 用以產生一排組主動資訊脈衝,以回應一用以界定所有排 組之一主動區的排組主動資訊信號,其中上述所有排組之 主動區與一對應總體資料匯流排交換資料;一區信號產生 單元,用以接收上述排組主動資訊脈衝及產生一排組主動 忽略信號’用以在啓動上述排組主動資訊脈衝後忽略上述 排組主動資訊脈衝之啓動一預定時間;以及一邏輯結合單 元,用以產生上述初始化信號,以回應一導通信號(power-up signal) 、 上述 排組主 動資訊 脈衝及 上述排 組主動 忽略信 號。 最好,上述初始化信號產生器包括:一脈衝產生單元, 用以產生一排組主動資訊脈衝,以回應一用以界定所有排 組之一活動式區的排組主動資訊信號,其中上述所有排組 之主動區與一對應總體資料匯流排交換資料;一脈衝處理 -25- 1277101 單元’用以輸出一初始控制信號及一振盪致能信號,以在 一初始操作期間控制上述初始化信號之啓動,以回應上述 排組主動資訊脈衝及一導通信號;一週期脈衝產生單元, 用以產生一以週期性方式啓動之週期脈衝,以回應上述振 盪致能信號;以及一邏輯結合單元,用以產生上述初始化 信號’以回應上述排組主動資訊信號、上述排組主動資訊 脈衝、上述導通信號、上述週期脈衝及上述初始控制信號。 在上述具有一資料傳送/接收方塊(排組、埠、總體資 料匯流排連接方塊等)之多埠記憶體裝置中(上述資料傳送/ 接收方塊在一電流感測型資料傳送/接收結構中與上述總 體資料匯流排交換資料),使用一初始化開關來放電每一 總體資料匯流排線’以及一初始化信號產生器控制上述初 始化開關。如上所述,在上述初始操作中之第一高資料失 敗係由上述總體資料匯流排之一高預充電位準所造成。依 據本發明,可降低一高預充電位準,而不會造成一資料傳 送之問題。 從下面較佳實施例之說明並配合所附圖式可更了解本 發明之上述及其它目的以及特徵。 【實施方式】 以下將配合所附圖式來詳細描述本發明。 第11圖描述依據本發明之一總體資料匯流排GI0之 一初始化結構。 參考第1 1圖,一多埠記憶體裝置包括用以初始化5丨2_ 位元總體資料匯流排線〇1〇<0:5 11>之電晶體。雖然所顯示 之範例NMOS電晶體係假設一初始化信號lnit係一高主動 -26- 1277101 信號,但是可使用其它種之電晶體。 當啓動上述初始化信號init時,將所有電晶體連接至 一接地電壓端,以放電上述個別總體資料匯流排線 GI〇<0:5 11>。通常將上述初始化信號init連接至一條線, 並且供應至所有電晶體。 雖然在第1 1圖所顯示之範列中,只有一總體資料匯 流排連接方塊 PR連接至上述總體資料匯流排 GI〇<0:5 1 1>,但是複數個排組及埠係連接至上述總體資料 匯流排GIO<0:511>(第1圖所示)。 以下’將詳細描述用以控制上述電晶體之一初始化信 號產生器的實施例。 第12圖係依據本發明一實施例之一初始化信號產生 器的電路圖。 參考第12圖,本發明之一初始化信號產生器包括:一 脈衝產生單元1 200,用以產生一排組主動資訊脈衝 QASUM —P,以回應一用以界定所有排組之一主動區的排組 主動資訊信號QASUM,其中上述所有排組之主動區與上 述對應總體資料匯流排交換資料;一區信號產生單元 1210,用以接收上述排組主動資訊脈衝QASUM_P及產生 一排組主動忽略信號ACCEPTb,用以在啓動上述排組主動 資訊脈衝 QASUM_P後忽略上述排組主動資訊脈衝 QASUM —P之啓動一預定時間;以及一邏輯結合單元1 220, 用以產生上述初始化信號init,以回應一導通信號(power-up signal)PWRUP、 上 述排組 主動資 訊脈衝 QASUMLP 及上 述排組主動忽略信號ACCEPTb。 1277101 上述脈衝產生單兀1200包括:一延遲電路630,配置 成用以接收上述排組主動資訊脈衝 QASUM_P;—反相器 INV14,配置成用以接收上述延遲電路630之輸出;一 NAND 閘ND11,配置成用以接收上述反相器INV14之輸出及上 述排組主動資訊信號QASUM;以及一反相器INV15,配置 成用以接收上述NAND閘ND11之輸出及產生上述排組主 動資訊脈衝QASUM_P。 上述區信號產生單元1210包括:一延遲電路620,配 置成用以接收上述排組主動資訊脈衝QASUM_P;—反相器 INV12’配置成用以接收上述延遲電路620之輸出;一反相 器INV13,配置成用以接收上述反相器INV12之輸出及輸 出一延遲排組主動資訊脈衝 QASUM_PD;—緩衝器,配置 有一下拉NMOS電晶體MN12(其閘極接收上述延遲排組主 動資訊脈衝QASUMLPD)、一下拉NMOS電晶體MN11及一 上拉PMOS電晶體MP11,上述下拉NMOS電晶體MN11及 上述上拉PMOS電晶體MP11之閘極接收一期末脈衝(period end pulse)RSTb;— PMOS電晶體MP12,用以初始化上述緩 衝器之輸出,上述PMOS電晶體MP12係連接於上述緩衝 器之輸出端與一電源電壓端VDD之間及具有用以接收自 一反相器INV16所輸出之一反相導通信號PWRUP的閘極; 一反相器鎖存器,配置有兩個反相器INV17及INV18,用 以鎖存上述緩衝器之輸出stdby;—反相器INV19,配置成 用以接收上述反相器鎖存器之輸出ACCEPT及輸出上述排 組主動忽略信號ACCEPTb;—環形振盪器610,配置成用以 接收上述反相器鎖存器之輸出 ACCEPT;以及一反相器 -28- 1277101 INVll,配置成用以接收上述環形振盪器610之輸出及產 生上述期末脈衝R S T b。 上述邏輯結合單元1220包括:一 NAND閘ND12,配置 成用以接收上述排組主動資訊脈衝QASUM_P及上述排組 主動忽略信號 ACCEPTb;—反相器INV20,配置成用以接 上述NAND閘ND12之輸出;一 NOR閘NOR1 1,配置成用 以接收上述導通信號PWRUP及上述反相器INV20之輸出; 以及一反相器INV21,配置成用以接收上述NOR閘NOR11 之輸出及輸出上述初始化信號init。 第1 3圖係一用以產生第1 2圖中之排組主動資訊信號 QASUM之排組主動資訊信號產生器的電路圖。 參考第1 3圖,上述排組主動資訊信號產生器包括:一 NOR閘,配置成用以接收區排組主動資訊信號QAO、QA1、 QA2及Q A3;以及一反相器,配置成用以接收上述NOR閘 之輸出及輸出上述排組主動資訊信號QASUM。換句話說, 藉由對上述區排組主動資訊信號QA0、QA1、QA2及QA3 實施一及(AND)的操作,以產生上述排組主動資訊信號 QASUM。 在此,如果啓動屬於第1圖所示之多璋記憶體裝置的 第一至第四區之任何一排組,則啓動上述區排組主動資訊 信號QAO、QA1、QA2及QA3’直到預充電上述對應區之 所有排組。如上所述,上述多埠記億體裝置可存取所有埠 上之所有排組。因此,除了直接連接至上述對應總體資料 匯流排之排組的主動資訊之外,必須考慮到其它排組之主 動資訊。 -29- 1277101 當然’因爲上述多瑋記億體裝置沒有必要具有第1圖 之架構,所以必須只選擇可與上述對應總體資料匯流排通 信之所有排組的資訊。 第14圖係第13圖所示之排組主動資訊信號的時序 圖。 參考第1 4圖,上述排組主動資訊信號產生器對上述 排組主動資訊信號QAO、QA卜QA2及QA3實施一邏輯AND 之操作,以及產生上述排組主動資訊信號QASUM。因此, 在任何區之任何一排組係處於一主動狀態的區域中,上述 排組主動資訊信號 QA SUM維持在一邏、輯位準之啓動狀 態。上述理由在於:只在此區域中可以使用上述對應總體 資料匯流排。 第15圖係第12圖所示之延遲電路620(63 0)的電路圖, 以及第16圖係第12圖所示之延遲電路的時序圖。 參考第15圖,可以複數個反相器及複數個電容器來 達成上述延遲電路620(630)。 參考第16圖,上述延遲電路產生一輸出OUT,其中 使上述輸出OUT之相位相對於一輸入信號IN延遲有一延 遲時間,同時維持上述輸入信號IN之脈衝寬度。 上述延遲電路6 3 0具有一對應於上述排組主動資訊脈 衝QASUM_P之脈衝寬度的延遲時間。上述延遲電路620 必須設計成具有一大於經由上述邏輯結合單元1 220輸出 上述排組主動資訊脈衝QASUM_P(以做爲上述初始化信號) 所花費時間的延遲時間。 ^ 第1 7圖係第1 2圖所示之環形振盪器6 1 0的電路圖, 1277101 以及第1 8圖係第1 7圖所示之環形振盪器的時序圖。 因爲第17圖之環形振盪器610具有相同於一般環形 振盪器之結構,所以將省忽其詳細說明。 將配合第1 8圖來簡單描述上述環形振盪器6 1 0之操 作。首先,一輸入信號OSCIN之一初始値係一低邏輯位 準。因此,先將一輸出信號OSCOUT設定成爲一低邏輯位 準,然後在將上述輸入信號改變成一高邏輯位準之後,以 R-C電容器延遲之半週期來振盪上述輸出信號OSCOUT, 直到其再次改變成爲一低邏輯位準爲止。 第1 9圖係第1 2圖所示之初始化信號產生器的時序 圖。將配合第1 9圖來描述上述初始化產生器之操作。 如果將一外部功率施加至一晶片及然後將上述導通信 號 PWRUP設定成爲一高邏輯位準,則將一高邏輯位準施 加至上述邏輯結合單元1220之NOR閘N0R11,以便啓動 上述初始化信號ini t至一高邏輯位準。同時,導通上述區 信號產生單元1210之PM0S電晶體MP12。因此,初始化 上述緩衝器之輸出端至一高邏輯位準,及上述排組主動忽 略信號ACCEPTb維持在一高邏輯狀態,直到改變上述鎖 存値爲止。 然後,如果上述導通信號PWRUP變成一低邏輯位準, 則不會啓動上述初始化信號init,以使其成爲一低邏輯位 準。 接下來’如果先將上述排組主動資訊信號QASUM啓 動至一高邏輯位準,則上述脈衝產生單元1 200接收上述 排組主動資訊信號QASUM之一上升邊緣以及允許上述排 1277101 組主動資訊脈衝QASUMLP跳至一高邏輯位準。上述邏輯 結合單元1 220接收上述排組主動資訊脈衝QASUMLP及啓 動上述初始化信號成爲一高邏輯位準。在此方式中,在輸 出上述第一排組主動資訊脈衝QASUM_P之脈衝以做爲上 述初始化信號的一時間點會超前於產生上述延遲排組主動 資訊脈衝QASUMJD之一時間點,藉此允許在上述區信 號產生單元1 2 1 0之鎖存値未改變的狀態中產生上述第一 排組主動資訊脈衝QASUM —P,以做爲上述初始化信號 i ni t 〇 然後,如果產生上述延遲排組主動資訊脈衝 QASUM一PD,貝[J改變上述鎖存器之輸出 ACCEPT至一高邏 輯位準,藉此致能上述環形振盪器6 1 0。因爲上述期末脈 衝RSTb在半週期(T/2)期間維持一高邏輯位準,所以在此 區中不會改變上述鎖存値,因此上述排組主動忽略信號 ACCEPTb維持在一低邏輯位準。因此,縱使在上述相同期 間產生上述排組主動資訊脈衝QASUM_P至一高邏輯位 準,上述邏輯結合單元1220之NAND閘ND12會阻擋上述 排組主動資訊脈衝QASUMJ及防止上述初始化信號之啓 動。 同時’因爲在半週期(T/2)之後產生上述期末脈衝RSTb 至一低邏輯位準及因而改變上述鎖存値,所以上述邏輯結 合單元1 220準備接收上述排組主動資訊脈衝qASIjm_P。 如上所述’依據本發明一實施例之初始化信號產生器 在上述導通模式中放電上述總體資料匯流排,以及在先啓 動以上述對應總體資料匯流排爲介面之排組的時間點上再 -32- 1277101 次放電上述總體資料匯流排。然後,上述初始化信號產生 器在上述環形振盪器6 1 0之半週期(T / 2)期間忽略上述排組 之啓動’以及接收上述排組之主動資訊,以放電上述對應 總體資料匯流排。 因此’降低上述總體資料匯流排之預充電位準,因而 可防止上述第一高資料之資料失敗現象。同樣地,因爲不 會發生上述參考電壓VR之人爲的位準變化,所以縱使於 一低資料傳送期間亦不會產生問題。 同時,提供用以在一預定時間之期間忽略上述排組主 動資訊脈衝QASUMLP之區,以減少在驅動上述總體資料 匯流排之預充電時沒有必要消耗之功率。 第20圖係依據本發明另一實施例之初始化信號產生 器的電路圖。 參考第2 0圖,依據本發明另一實施例之初始化信號 產生器包括:一脈衝產生單元2000,用以產生一排組主動 資訊脈衝QASUM_P,以回應一用以界定所有排組之一主 動區的排組主動資訊信號QA SUM,其中上述所有排組之 主動區與上述對應總體資料匯流排交換資料;一脈衝處理 單元2 0 1 0 ’用以輸出一初始控制信號及一振盪致能信號 ACCEPT,以在一初始操作期間控制上述初始化信號之啓 動,以回應上述排組主動資訊脈衝QASUM_P及上述導通 信號PWRUP; —週期脈衝產生單元2020,用以產生一以 週期性方式啓動之週期脈衝PERIODP,以回應上述振盪致 能信號ACCEPT;以及一邏輯結合單元2030,用以產生上述 初始化信號init,以回應上述排組主動資訊信號QASUM、 1277101 上述排組主動資訊脈衝QASUM-Ρ、上述導通信號PWRUP、 上述週期脈衝PERIODP及上述初始控制信號。 上述脈衝產生單元 2000包括:一延遲電路730,配置 成用以接收上述排組主動資訊信號QASUM; —反相器 INV35,配置成用以接收上述延遲電路730之輸出;以及一 NAND閘ND33,配置成用以接收上述反相器INV35之輸 出及上述排組主動資訊信號QASUM以及產生上述排組主 動資訊脈衝QASUM_P。 上述脈衝處理單元2010包括:一上拉PMOS電晶體 MP3 1(其閘極接收上述排組主動資訊脈衝qaSUM_P):—下 拉NMOS電晶體MN31(其閘極接收上述導通信號PWRUP); 以及一延遲電路740 ’配置用以接收上述振盪致能信號 ACCEPT,其中上述振盪致能信號ACCEPT係經由上述上 拉PMOS電晶體MP31與上述下拉NMOS電晶體MN31之 輸出端所輸出。
上述週期脈衝產生單元2020包括:一環形振盪器710, 用以實施一振盪,以回應上述振盪致能信號ACCEPT;—延 遲電路720,配置成用以接收上述環形振盪器710之輸出 PERIOD;—反相器INV31,配置成用以接收上述延遲電路 7 20之輸出;一 NAND閘ND31,配置成用以接收上述反相 器INV31之輸出及上述環形振盪器710之輸出PERIOD; — NOR閘NOR31,配置成用以接收上述反相器INV31之輸出 及上述環形振盪器710之輸出;一反相器INV33,配置成用 以接收上述NAND閘ND31之輸出;一NOR閘極NOR32, 配置成用以接收上述反相器INV32之輸出and2及上述N〇R 1277101 閘NOR31之輸出n〇r2;以及一反相器INV34,配置成用以 接收上述NOR閘NOR32之輸出及輸出上述週期脈衝 PERI0DP。 上述邏輯結合單元2030包括:一 NAND閘ND32,配置 成用以接收上述排組主動資訊信號QASUM、上述週期脈 衝PERI0DP及一從一反相器INV32所輸出之反相導通信 號;一 NOR閘NOR33,配置成用以接收上述排組主動資訊 脈衝QASUM — P及上述初始控制信號;一反相器INV36,配 置成用以接收上述NOR閘NOR33之輸出;以及一 NAND閘 ND3 5,配置成用以接收上述NAND閘ND34之輸出及上述 反相器INV36之輸出以及輸出上述初始化信號init。 在此’將省略有關於上述環形振盪器7 1 0以及上述延 遲電路720、730及740之詳細描述。 第21圖係第20圖所示之初始化信號產生器之時序 圖。將配合第2 1圖來描述依據本發明另一實施例之初始 化信號產生器的操作。 首先,如果將一外部功率施加至一晶片及因而將上述 導通信號PWRUP設定成爲一高邏輯位準,則上述邏輯結 合單元203 0接收上述導通信號PWRUP,以啓動上述初始 化信號init至一高邏輯位準。 然後,如果先將上述排組主動資訊信號QASUM啓動 至一高邏輯位準,則上述脈衝產生單元2000接收上述排 組主動資訊信號QASUM之一上升邊緣,以產生上述排組 主動資訊脈衝QASUM_P至一低邏輯位準。上述邏輯結合 單元2030接收上述排組主動資訊脈衝QASUM_P,允許再 1277101 次將上述初始化信號irut啓動至一高邏輯位準。
同時,如果產生上述排組主動資訊脈衝QASUM_P至 —低邏輯位準,則將上述振盪致能信號ACCEPT啓動至一 尚邏輯位準。因此,致能上述環形振盪器7 1 0,以輸出上 述具有一週期T之振盪信號PERIOD。如果雙態觸變上述 振盪信號PERIOD,上述NAND閘ND31及上述反相器INV33 輸出上述信號and2,其中上述信號and2係在上述振盪信 號PERIOD之上升邊緣處以週期性方式所產生的。上述N〇R 閘N0R31輸出上述信號nor2,其中上述信號nor2係在上 述振盪信號 PERIOD之下降邊緣處以週期性方式所產生 的。上述NOR閘NOR32與上述反相器IN V 34實施上述信 號and2及nor2之及AND的操作,藉此產生上述週期脈衝 PERI0DP,其中上述所產生之週期脈衝PERI0DP在每半週 期(T/2)時會成爲一高邏輯位準。
上述Mfe結合卓兀 2010在上述排組主動資訊信號 QASUM處於一高邏輯位準之區域中接收上述週期脈衝 PERI0DP,以及啓動上述初始化信號init。同時,因爲上 述NAND閘ND34在上述排組主動資訊信號QASUM處一 低邏輯位準之區域中阻擋上述週期脈衝PERIOD,所以不 會啓動上述初始化信號。如果再次將上述排組主動資訊信 號QASUM啓動至一高邏輯位準,則再次啓動上述初始化 信號init 。 如上所述,依據本發明另一實施例之初始化信號產生 器在上述導通模式中放電上述總體資料匯流排,以及在先 啓動一以上述對應總體資料匯流排爲介面之排組的時間點 •36- 1277101 上再次放電上述總體資料匯流排。然後,上述初始化信號 產生器致能上述環形振盪器7 1 0,以便在上述排組主動資 訊信號QASUM處於一主動狀態之區域中,週期性地實施 上述對應總體資料匯流排之放電。 因此,降低上述總體資料匯流排之預充電,因而可防 止上述第一高資料之資料失敗現象。同樣地,因爲沒有發 生上述參考電壓VR之人爲位準變動,所以在一低資料傳 送期間不會發生問題。 同時,因爲在上述排組主動資訊信號QASUM處於一 非主動狀態之待命模式中不會實施上述對應總體資料匯流 排之初始化,所以可減少在驅動上述總體資料匯流排之預 充電時沒有必要消耗之功率。 雖然以示範方式來描述上述具有複數個DRAM單元之 多埠DRAM,但是本發明可應用至具有其它ram單元(例 如:SRAM)之多埠記憶體裝置。 使用於上述多埠記憶體裝置中之埠及排組的數目可依 上述記憶體裝置之容量及晶片大小來改變。 依據本發明,可防止在上述多埠記憶體裝置之初始操 作中之第一高資料失敗現象,其中上述多璋記憶體裝置具 有上述電流感測型總體資料匯流排傳送/接收結構。 本專利申請案包含有關於2004年5月10日在韓國專 利局所提出之韓國專利申請案第2004 -3 2650號之標的,在 此以提及方式倂入上述專利申請案之整個內容。 雖然以特定實施例來描述本發明,但是熟知該項技藝 者可明顯了解到,在不脫離所附申請專利範圍所界定之本 -37- 1277101 發明的精神及範圍內,可做各種變化及修飾。 【圖式簡單說明】 第1圖描述韓國專利申請案第2003 -9 23 75號所揭露之 一 25 6M多埠DRAM的架構; 第2圖係描述在第1圖之2 5 6M多璋DRAM中一區段 及一傳送匯流排TB的方塊圖; 第3A圖描述第2圖所述之25 6M多埠DRAM的一正 規讀取路徑; 第3B圖描述第2圖所述之25 6M多埠DRAM的一正 規寫入路徑; 第4A圖描述第2圖所述之25 6M多埠DRAM的一交 互讀取路徑; 第4B圖描述第2圖所述之2 5 6M多埠DRAM的一交 互寫入路徑; 第5圖係描述第1圖所示之2 5 6M多璋DRAM的一資 料傳送結構之方塊圖; 第6圖係描述第1圖所示之2 5 6M多璋DRAM的一總 體資料匯流排之結構的方塊圖; 第7圖描述第1圖所示之2 5 6M多璋DRAM的一最差 讀取情況及一最差寫入情況; 第8圖係韓國專利申請案第2003-94697號所揭露之一 發送器及一接收器的電路圖; 第9A圖係在第8圖所示之電路的正常資料傳送之情 況中的時序圖; 第9B圖係在第8圖所示之電路的不正常資料傳送之 -38- 1277101 情況中的時序圖; 第1 0圖係第8圖所示之電路的信號位準之模擬波形; 第11圖描述依據本發明之一總體資料匯流排的一初 始結構; 第1 2圖係依據本發明一實施例之一初始信號產生器 的電路圖; 第1 3圖係第1 2圖所示之一排組主動資訊信號產生器 的電路圖; 第1 4圖係第1 3圖所示之排組主動資訊信號產生器的 時序圖; 第15圖係第12圖所示之延遲電路的電路圖; 第16圖係第12圖所示之延遲電路的時序圖; 第1 7圖係第1 2圖所示之環形振盪器的電路圖; 第1 8圖係第1 7圖所示之環形振盪器的時序圖; 第1 9圖係第1 2圖所示之初始信號產生器的時序圖; 第20圖係依據本發明另一實施例之初始信號產生器 電路圖;以及 1 第2 1圖係第20圖所示之初始信號產生器的時序圖。 元件符號說明 1〇〇 控制方塊 200 記億體單元陣列 2 10 位元線感測放大器陣列 610 環形振盪器 620 延遲電路 63 0 延遲電路 1277101 7 10 環 形 振 盪 器 720 延 遲 電 路 730 延 遲 電 740 延 遲 電 1200 脈 衝 產 生 單 元 12 10 信 號 產 生 單 元 1220 邏 輯 結 合 單 元 2000 脈 衝 產 生 單 元 20 10 脈 衝 處 理 單 元 2020 週 期 脈 衝 產 生 單元 203 0 邏 輯 結 合 單 元 ACCEPT 反 相 器 鎖 存 器 之輸出 ACCEPTb 排 組 主 動 忽 略 信號 and2 反 相 器 INV32 之輸出 bankO-bankl5 排 組 BL 位 元 線 對 BLb 位 元 線 對 BLS A 線 感 測 放 大 器 C 單 元 電 容 器 DATA2 接 收 器 QRX的輸出 DPI 資 料 驅 動 脈 衝 DP2 資 料 驅 動 脈 衝 EVAL1 資 料 評 估 信 號 EVAL2 資 料 評 估 信 號
-40- 1277101 GIO 總體資料匯流排 GIO_DL 總體資料匯流排 GIO^DR 總體資料匯流排 GIO_UL 總體資料匯流排 GIO_UR 總體資料匯流排 ini t 初始化信號 INV1 1-INV21 反相器 INV3 1 -INV36 反相器 MN1 1-MN12 NMOS電晶體 MN3 1 NMOS電晶體 MP 1 1 -MP 1 2 PMOS電晶體 MP3 1 PMOS電晶體 N1-N10 NMOS電晶體 ND 1 1 -ND 1 2 NAND 閘 ND3 1 NAND 閘 ND33-ND35 NAND 閘 nor 2 NOR閘NOR3 1之輸出 NOR1 1 NOR聞 NOR3 1 -NOR33 NOR閘 OSCIN 輸入信號 OSCOUT 輸出信號 P1-P4 PMOS電晶體 PAD 墊片 PERIOD 環形振盪器7 1 0之輸出 1277101 PERIODP 週期 脈 衝 portO-port 7 埠 PR 總體 資 料 匯 流 排 連 接 方 塊 PR_D 策一 /w _· 總 am 體 資 料 匯 流 排 連 接 方 塊 PR_U 第一 總 體 資 料 匯 流 排 連 接 方 塊 PWRUP 導通 信 QASUM 排組 主 動 資 訊 信 號 QASUM_P 排組 主 動 資 訊 脈 衝 QASUM_PD 延遲 排 組 主 動 章 訊 脈 衝 QRX 接收 器 QTRX 資料 傳 送 方 塊 QTX 發送 器 RDEC 列解 碼 器 RSTb 期末 脈 衝 RX 接收 器 SGS 區段 選 擇 信 號 s tdby 緩衝 器 之 輸 出 T 單元 電 晶 體 TB 傳送 匯 流 排 TBb 傳送 匯 流 排 TG 傳送 匯 流 排 連 接 方 塊 TL 匯流 排 連 接 方塊 TX 發送 器 TX1 資料 信 號
-42- 1277101 TX2 資料信號 VDD 電源端 VR 參考電壓 VSS 接地電壓端 WL 字元線
-43-
Claims (1)
1277101 十、申請專利範圍: 1. 一種多埠記憶體裝置,包括: 一總體資料匯流排,具有複數條匯流排線; 複數個資料傳送/接收方塊,每一資料傳送/接收方塊 包括一用以與該總體資料匯流排交換資料之電流感測型 發送器/接收器,該資料傳送/接收方塊包括複數個排組 及複數個埠; 複數個開關單元,用以使該總體資料匯流排之每一匯 流排線放電,以回應一初始化信號;以及 一初始化信號產生器,用以產生該初始化信號。 2 ·如申請專利範圍第1項之多埠記憶體裝置,其中每一開 關單元包括一 NMOS電晶體,其中該NMOS電晶體係連 接於該匯流排線與該總體資料匯流排之間及具有.一用以 接收該初始化信號之閘極。 3 ·如申請專利範圍第2項之多埠記憶體裝置,其中相關於 該複數個開關單元,該初始化信號係經由一共用線來供 應的。 4 ·如申請專利範圍第1項之多埠記憶體裝置’其中該初始 化信號產生器包括: 一脈衝產生單元,用以產生一排組主動資訊脈衝’以 回應一用以界定所有記憶體組之一主動區的排組主動資 訊信號,其中該所有排組之一主動區與一對應總體資料 匯流排交換資料; 一區信號產生單元’用以胃收胃$ ’組主^動1 ^ ® ’ 及產生一排組主動忽略丨目號’以$啓:動_ ^ ’組t動^ ^吾只 -44- 1277101 脈衝後忽略該排組主動資訊脈衝之啓動一預定時間;以 及 一邏輯結合單元,用以產生該初始化信號,以回應一 導通信號、該排組主動資訊脈衝及該排組主動忽略信 號。 5 ·如申請專利範圍第4項之多璋記憶體裝置,其中該脈衝 產生單元包括: 一延遲電路,配置成用以接收該排組主動資訊信號; 一第一反相器,配置成用以接收該延遲電路之輸出; 一第一 NAND閘,配置成用以接收該第一反相器之輸 出及該排組主動資訊信號;以及 一第二反相器,配置成用以接收該第一 NAND閘之輸 出及輸出該排組主動資訊脈衝。 6.如申請專利範圍第5項之多埠記憶體裝置,其中該區信 號產生單元包括: 一第二延遲電路,配置成用以接收該排組主動資訊脈 衝; 一第三反相器,配置成用以接收該第二延遲電路之輸 出; 一第四反相器,配置成用以接收該第三反相器之輸出 及輸出一延遲排組主動資訊脈衝; 一緩衝器,配置成具有一下拉NMOS電晶體(具有一 接收該延遲排組主動資訊脈衝之閘極)、一下拉N Μ〇S 電晶體及一上拉PM〇S電晶體,其中該第二下拉NMOS 電晶體及該上拉PMOS電晶體各具有一接收一期末脈衝 -45- 1277101 之閘極; · 一 PMOS電晶體,用以初始化該緩衝器之輸出端,該 , PMOS電晶體連接於該緩衝器之輸出端與一電源電壓端 之間及具有一接收一反向導通信號之閘極; · 一反相器鎖存器,用以鎖存該緩衝器之輸出; · 一第五反相器,配置成用以接收該反相器鎖存器之輸 出及輸出該排組主動忽略信號; 一環形振盪器,配置成用以接收該反相器鎖存器之輸 出;以及 · 一第六反相器,配置成用以接收該環形振盪器之輸出 及產生該期末脈衝。 7 ·如申請專利範圍第6項之多埠記憶體裝置,其中該邏輯 結合單元包括: 一第二NAND閘,配置成用以接收該排組主動資訊脈 衝及該排組主動忽略信號; 一第七反相器,配置成用以接收該第二NAND閘之輸 出; -N OR閘,配置成用以接收該導通信號及該第七反 相器之輸出;以及 一第八反相器,配置成用以接收該NOR閘之輸出及 輸出該初始化信號。 8 ·如申請專利範圍第1項之多埠記憶體裝置,其中該初始 化信號產生器包括: 一脈衝產生單元,用以產生一排組主動資訊脈衝,以 回應一用以界定所有排組之一主動區的排組主動資訊信 -46- 1277101 號,其中該所有排組之一主動區與一對應總體資料匯流 排交換資料; —脈衝處理單元,用以輸出一初始控制信號及一振盪 致能信號,以在一初始操作期間控制該初始化信號之啓 動,以回應該排組主動資訊脈衝及一導通信號; 一週期脈衝產生單元,用以產生一以週期性方式啓動 之週期脈衝,以回應該振盪致能信號;以及 一邏輯結合單元,用以產生該初始化信號,以回應該 排組主動資訊信號、該排組主動資訊脈衝、該導通信號、 該週期脈衝及該初始控制信號。 9.如申請專利範圍第8項之多埠記憶體裝置,其中該脈衝 產生單元包括: 一第一延遲電路,配置成用以接收該排組主動資訊信 號; 一第一反相器,配置成用以接收該第一延遲電路之輸 出;以及 一第一 NAND閘,配置成用以接收該第一反相器之輸 出及該排組主動資訊信號,以及產生該排組主動資訊脈 衝。 1 0.如申請專利範圍第9項之多埠記憶體裝置,其中該脈衝 處理單元包括: 一上拉PMOS電晶體,具有一接收該排組主動資訊脈 衝之閘極; 一下拉NMOS電晶體,具有一接收該導通信號之閘極; 以及 -47- 1277101 一延遲電路,配置成用以接收該振盪致能信號,其中 · 該振盪致能信號係經由該上拉PMOS電晶體及下拉NMOS , 電晶體之輸出端輸出。 1 1 .如申請專利範圍第1 〇項之多瑋記憶體裝置,其中該週期 ‘ 脈衝產生單元包括: ’ 一環形售盪器,用以實施一振盪,以回應該振盪致能 信號; 一第三延遲電路,配置成用以接收該環形振盪器之輸 出; # 一第二反相器,配置成用以接收該第三延遲電路之輸 出; 一第二NAND閘,配置成用以接收該第二反相器之輸 出及該環形振盪器之輸出; 一第一 NOR閘,配置成用以接該第二反相器之輸出 及該環形振盪器之輸出; 一第三反相器,配置成用以接收該第二NAND閘之輸 出; _ 一第二NOR閘,配置成用以接收該第三反相器之輸 出及該第一 NOR閘之輸出;以及 一第四反相器,配置成用以接收該第二NOR閘之輸 出及輸出該週期脈衝。 1 2 .如申請專利範圍第1 1項之多埠記憶體裝置,其中該邏 輯結合單元包括: 一第三NAND閘,配置成用以接收該排組主動資訊信 號、該週期脈衝及一反相導通信號; -48- 1277101 一第三NOR閘,配置成用以接收該排組主動資訊脈 衝及該初始控制信號; 一第五反相器,配置成用以接收該第三NOR閘之輸 出;以及 一第四NAND閘,配置成用以接收該第三NAND閛之 輸出及該第五反相器之輸出,以及輸出該初始化信號。
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